Contoh sederhana ini menunjukkan cara instantiate buffer tri-state dalam HDL Verilog menggunakan kata kunci bufif1. Jenis output adalah tri. Buffer diinisiasi oleh bufif1 dengan nama variabel b1.
Untuk informasi lebih lanjut tentang penggunaan contoh ini dalam proyek Anda, lihat bagian Cara menggunakan contoh HDL Verilog di halaman web Verilog.
tristate.v
modul Tristate (in, oe, out); masukan, oe; keluaran keluaran;
tri out;
bufif1 b1(out, in, oe);
endmodule
Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.