VERILOG HDL True Dual-Port RAM dengan Single Clock

author-image

Oleh

Contoh ini menguraikan desain RAM dual-port 64 bit x 8 bit yang sinkron dengan kombinasi operasi baca atau tulis independen dalam siklus clock yang sama dalam HDL Verilog. Unit desain secara dinamis beralih antara operasi baca dan tulis dengan input pengaktifan tulis dari masing-masing port. Alat sintesis dapat mendeteksi desain RAM dalam kode HDL dan secara otomatis menyimpulkan fungsi altsyncram atau altdpram tergantung pada arsitektur perangkat target.

Gambar 1. RAM True Dual-Port dengan Diagram Clock Top-Level Tunggal

Tabel 1. Daftar True Dual-Port RAM dengan Port Clock Tunggal

Deskripsi Jenis Nama Port
dataa[7:0], datab[7:0] Input Input data 8 bit dari port A dan port B
addr_a[5:0], addr_b[5:0] Input Input alamat 6 bit dari port A dan port B
we_a, we_b Input Tulis aktifkan input port A dan port B
Clk Input Input clock
q_a[7:0], q_b[7:0] Output Output data 8 bit dari port A dan port B
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.