Contoh ini menguraikan RAM 16-bit x 8-bit yang di parameter dengan alamat baca dan tulis terpisah dalam VHDL. Alat sintesis mendeteksi desain RAM port tunggal dalam kode HDL dan megafungsi altsyncram infer atau altdpram tergantung pada arsitektur perangkat target.
Unduh file yang digunakan dalam contoh ini:
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Intel® Design Example License Agreement.
Tabel 1. Daftar Port RAM Sinkronisasi Clock Tunggal
Deskripsi | Jenis | Nama Port |
---|---|---|
Data | Input | Input data 8-bit ke RAM |
Jam | Input | Jam |
read_address | Input | Input alamat baca 4-bit |
write_address | Input | Input alamat tulis 4-bit |
Kami | Input | Tulis aktifkan input |
T | Output | Keluaran data RAM 8-bit |