VHDL: RAM Sinkronisasi Clock Tunggal

author-image

Oleh

Contoh ini menguraikan RAM 16-bit x 8-bit yang di parameter dengan alamat baca dan tulis terpisah dalam VHDL. Alat sintesis mendeteksi desain RAM port tunggal dalam kode HDL dan megafungsi altsyncram infer atau altdpram tergantung pada arsitektur perangkat target.

Gambar 1. Diagram ram tingkat atas sinkron clock tunggal.

Unduh file yang digunakan dalam contoh ini:

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Intel® Design Example License Agreement.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.