Platform Designer (sebelumnya Qsys) System Design Tutorial (PDF) memandu Anda melalui prosedur membangun sistem penguji memori dalam pendekatan top-down. Ini memperkenalkan konsep baru isolasi hierarki dan komponen generik. Prosesor ini menunjukkan fitur baru seperti mengintegrasikan komponen generik sebagai blackbox, memeriksa persyaratan integritas dan antarmuka sistem, serta menyinkronkan pengaturan perangkat dan referensi kekayaan intelektual (IP) dari perangkat lunak Intel® Quartus® Prime Edisi Pro dan Platform Designer.
Desain ini dapat diskalakan untuk menguji antarmuka slave Avalon® Memory Mapped (Avalon®-MM) yang mampu mengakses baca-tulis sehingga Anda dapat menggunakan contoh desain ini sebagai titik awal untuk menguji banyak jenis memori dan antarmuka lainnya.
Tutorial Desain Sistem Qsys - Edisi Standar (PDF) memberikan instruksi langkah demi langkah untuk membuat dan memverifikasi desain dengan alat integrasi sistem di perangkat lunak Intel® Quartus® Prime. Contoh desain ini mencakup komponen untuk merancang sistem penguji memori. Dalam tutorial ini, Anda melakukan langkah-langkah berikut:
- Buat desain penguji memori menggunakan komponen dalam alat integrasi sistem
- Bangun desain dengan tingkat hierarki subsistem
- Memprogram FPGA dan menghitung efisiensi memori yang dilaporkan oleh penguji
- Gunakan model fungsional bus (BFM) untuk memvalidasi salah satu komponen desain dalam simulasi
- Gunakan konsol sistem untuk mengontrol sistem menggunakan JTAG ke bridge Avalon®-MM
Persyaratan Perangkat Lunak
Desain ini memerlukan perangkat lunak Intel® Quartus® Prime, yang mencakup:
- Suite Desain Tertanam Nios® II
- Perangkat lunak ModelSim*-Intel® FPGA atau Edisi Pemula
Menggunakan Contoh Desain
- Contoh Desain Tutorial Platform Designer untuk Intel® Arria® 10 FPGA (.zip)
- File ZIP berisi semua file perangkat keras dan perangkat lunak yang diperlukan untuk mengikuti prosedur dalam Tutorial Desain Sistem Desain Platform Designer, bersama dengan desain yang telah selesai. Target desain Intel® Arria® Kit Pengembangan FPGA 10 GX, dengan kartu daughter DDR4 SDRAM terpasang. Desain diuji dalam perangkat lunak Intel® Quartus® Prime Edisi Pro v17.0.
- Contoh Desain Tutorial Qsys untuk Intel® Arria® 10 FPGA (.zip)
- File ZIP berisi penargetan desain lengkap Intel® Arria® Kit Pengembangan FPGA 10 GX, dengan kartu daughter DDR4 SDRAM terinstal. Desain diuji dalam perangkat lunak Intel® Quartus® Prime Edisi Standar v16.1.
- Contoh Desain Tutorial Qsys (.zip)
- File ZIP berisi semua file perangkat keras dan perangkat lunak yang diperlukan untuk mengikuti prosedur dalam Tutorial Desain Sistem Qsys dan gunakan contoh desain. Target desain kit pengembangan berikut:
- File README yang disertakan dalam desain ini memberikan instruksi tentang cara memindahkan desain ini ke papan kustom Anda sendiri yang memenuhi persyaratan board berikut:
- seri Stratix, Cyclone, atau Arria® FPGA
- Elemen logika (LEs) 12K atau tabel pencarian adaptif (ALUT) yang tersedia
- Bit memori 128K tersedia
- Koneksi kabel pemrograman JTAG
- Memori eksternal untuk menguji dan mengontrol memori dengan antarmuka slave Avalon®-MM
- seri Stratix, Cyclone, atau Arria® FPGA
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan perjanjian lisensi desain referensi perangkat keras Intel.
Diagram Blok
Lihat diagram blok di bawah ini untuk ikhtisar struktur desain dan komponen atau inti sistem yang disertakan bersama contohnya.