Contoh Penganalisis Waktu: Contoh SDC Dasar

author-image

Oleh

format set_input_delay -clock clk -min 2 [all_inputs]Format Synopsys® Design Constraints (SDC) memberikan metode yang sederhana dan mudah untuk membatasi desain yang paling sederhana dan kompleks. Contoh berikut menyediakan konten file SDC paling sederhana yang membatasi semua clock (port dan pin), jalur I/O input, dan jalur I/O output untuk desain. Anda dapat menggunakan file SDC di bawah ini sebagai templat untuk desain apa pun. Namun, setiap desain harus berisi berkas SDC khusus yang secara individual membatasi semua clock, port input, dan port output.

# Batasi clock port clk dengan persyaratan
10 ns create_clock -period 10 [get_ports clk]

# Secara otomatis menerapkan clock hasil pada output dari phase-locked loops (PLLs)
# Perintah ini dapat dibiarkan dengan aman di SDC bahkan jika tidak ada PLL yang ada dalam desainderive_pll_clocks #

Batasi jalur I/O inputset_input_delay
-clock clk -max 3 [all_inputs]
set_input_delay -clock clk -min 2 [all_inputs]

# Batasi jalur I/O keluaranset_output_delay
-clock clk -max 3 [all_inputs]

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.