Contoh Penganalisis Waktu: Membatasi Clock yang Dihasilkan

Dengan create_generated_clockperintah Synopsys® Design Constraint (SDC), Anda dapat membuat angka sewenang-wenang dan kedalaman clock yang dihasilkan. Hal ini berguna dalam skenario berikut. Lihat Gambar 1 dan 2.

Perintah SDC di bawah ini membatasi clock di sirkuit di atas.

#Constrain the base clock

create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]

#Constrain the divide by 2 register clock

create_generated_clock -add -source clock \
-name div2clock \
-divide_by 2 \
-master_clock clock_name \
[get_pins div2reg|regout]

Unduh contoh sirkuit create_generated_clock_ex1.qar.

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

Perintah SDC di bawah ini membatasi clock di sirkuit di atas.

#Constrain the base clock

create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]

#Constrain the output clock clock

create_generated_clock -add -source PLL_inst|inclk[0] \
-name PLL_inst|clk[1] \
-multiply_by 2 \
-master_clock clock_name \
[get_pins PLL_inst|clk[1]]

Unduh contoh sirkuit create_generated_clock_pll.qar.

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Intel Design Example License Agreement.