Timing Analyzer adalah penganalisis waktu statis berkekuatan ASIC yang mendukung format Synopsys® Design Constraints (SDC) berstandar industri. Halaman ini adalah tautan ke sumber daya di mana Anda dapat lebih lanjut tentang Penganalisis Waktu.
Untuk ikhtisar singkat dari Timing Analyzer, lihat seksi Penganalisis Waktu pada halaman fitur produk Memercayai dan Tingkat Board.
Cari masalah Penganalisis Waktu dan solusi dukungan teknis yang dikunjung Database Basis Data. Anda juga dapat halaman Forum Komunitas Intel® untuk terhubung dan mendiskusikan masalah teknis dengan pengguna Intel® FPGA.
Untuk sumber daya tambahan, Intel® FPGA Halaman Pdt Sumber Daya Dukungan.
Sumber Daya Penganalisis Waktu
Tabel 1, tautan ke dokumentasi yang ada pada Penganalisis Waktu.
Tabel 1. Dokumentasi Penganalisis Waktu
| Penjajakan | Judul|
|---|---|
| AN775: Panduan Pembuatan Informasi Waktu I/O › | Aplikasi ini adalah teknik untuk informasi yang berbuah waktu I/O untuk perkakas dengan yang menggunakan Intel® Quartus® Prime. |
|
(Edisi Pro) |
Intel® Quartus® Prime Pro Edition Timing Analyzer menggunakan metodologi batasan dan analisis standar industri untuk data yang dilapisi yang diperlukan, data waktu kedatangan, dan waktu kedatangan clock untuk semua registrasi, I/O, dan reset asynchronous dalam desain Anda. |
|
(Edisi Standar) |
Intel® Quartus® Prime Standard Edition Timing Analyzer menggunakan batasan standar industri dan metodologi analisis untuk data yang dilaporkan yang diperlukan, data waktu kedatangan, dan waktu kedatangan clock untuk semua jalur register-to-register, I/O, dan reset asynchronous dalam desain Anda. |
| Pengecualian Multicycle di Penganalisis Waktu (PDF) › | Aplikasi pendanaan ini merinci cara penerapan multicycle di Penganalisis Waktu. |
| Buku Masak Quartus Prime Timing Analyzer (PDF) › | Buku masak ini adalah contoh yang ada dan templat desain yang cara terjalin batasan waktu ke desain ke terkuit. |
| Tutorial Cepat Penganalisis Waktu (PDF) › | Tutorial ini adalah tutorial pengantar singkat tentang Penganalisis Waktu. |
| Panduan Panduan Api SDC dan Penganalisis Waktu (PDF) › | Secara manual, ini adalah daftar perintah SDC yang didukung oleh Timing Analyzer, serta API Tool Command Language (Tcl) lengkap. |
| AN 471: Analisis PLL FPGA Performa Tinggi dengan Timing Analyzer (PDF) › | Aplikasi ini adalah cara menganalisis dan mem-locked phase-locked loop (PLLs) menggunakan Penganalisa Waktu menggunakan aplikasi. |
| Analisis Melakukan yang Setara Antara laporan resmi Altera Timing Analyzer dan Xilinx Trace (PDF) › | Laporan resmi ini adalah cara analisis waktu statis yang setara antara Timing Analyzer dan Xilinx's Trace Altera. |
| Penganalisis Waktu Clock Analyzer › | Informasi terperinci tentang analisis clock, persamaan turunan untuk analisis waktu. |
| Penganalisis Waktu Pengecualian › | Memberikan Ikhtisar pengecualian SDC Timing Analyzer dan preseensinya. |
| Penganalisis Waktu Akrab › | Daftar semua pengumuman yang ditolak (kepala inti dari Timing Analyzer). |
| GUI Penganalisis Waktu › | Membiasakan Anda dengan GUI Penganalisis Waktu dan fiturnya. |
Tabel 2, tautan ke pelatihan dan demonstrasi yang ada di Penganalisis Waktu.
Tabel 2. Pelatihan dan Demonstrasi Penganalisis Waktu
| Penjajakan | Judul|
|---|---|
Penganalisis Waktu (Bahasa Inggris) › (Kursus Online) |
Anda akan menggunakan alat penganalisis waktu statis Penganalisis Waktu pada perangkat lunak Quartus® II untuk memverifikasi performa FPGA atau HardCopy® ASIC. Anda juga akan membuat batasan waktu (misalnya, penugasan) dengan penganalisis Penganalisis Waktu. Anda akan menggunakan SDC yang bersumber dan membuat laporan waktu dari pengguna penganalisis Timing Analyzer dan dari file skrip. Ini adalah kursus online 1,5 jam. |
|
(Kursus Online) |
Pelatihan ini cara cara dan menganalisis data sinkron sumber laju satu kali dengan penganalisis waktu Timing Analyzer dalam lunak Quartus® II. Anda akan akan bersumber dari manfaat manfaat yang sinkron sumbermana dengan sistem yang dibandingkan clock umum. Anda akan dapat membuat batasan SDC batasan untuk input dan output laju data tunggal, sumber-sinkron. Anda juga akan belajar menggunakan penganalisis waktu Timing Analyzer untuk waktu laku dan waktu keluaran dan input yang sinkron sumber. Ini adalah kursus online 1 jam. |
Cara Penggunaan Data Sumber Laju Sinkron Sumber Sinkron › (Kursus Online) |
Pelatihan ini adalah data ganda dan beberapa yang bersahabat dengan keterbatasannya. Anda akan berdampak tentang batasan clock, data batasan, dan pengecualian waktu untuk masukan DDR DDR keluaran dari satuan. Teranyar, Anda akan bergengsi cara menganalisis waktu waktu tenggelam sumber DDR dengan penganalisis waktu Timing Analyzer. Ini adalah kursus online 30 menit. |
Seri Desain Perangkat Perangkat Quartus II: Fondasi › (Pelajaran yang Dipimpin Instruktur) |
Anda akan akan cara dengan cara bersumbu sejenis yaitu Quartus II untuk FPGA CPLD. Anda akan membuat proyek baru, masukan file desain baru atau yang ada, mengkompilasi ke target FPGA atau CPLD Anda, dan mengonfigurasi perangkat Anda menggunakan pemrogram Quartus II untuk melihat desain yang dalam sistem. Anda juga akan memasuki batasan waktu internal dan I/O dasar dan menganalisis desain untuk batasan waktu ini menggunakan Timing Analyzer, penganalisis waktu dalam perangkat lunak Quartus II. Ini adalah yang dipimpin distruktur 8 selai. |
Seri Desain Perangkat Perangkat Quartus II: Analisis Waktu › (Pelajaran yang Dipimpin Instruktur) |
Fitur Anda akan FPGA anda dengan fitur canggih dari satuan yaitu Quartus II yang akan memverifikasi desain Anda FPGA Anda. Anda akan akan cara dan menganalisis desain untuk waktu, parameter mulai dari pemakaian waktu FPGA, file penulisan SDC, hasil produksi berbagai laporan waktu penganalisis waktu Timing Analyzer, dan menerapkan gambar ini ke desain FPGA. Anda juga akan memamerkan konsumsi daya FPGA alat yang dilengkapi dengan Quartus II dan alat simulasi EDA. Ini adalah yang dipimpin distruktur 8 selai. |