Intel® Quartus® Perangkat Lunak Desain Utama - Pusat Dukungan

Persiapan

Ikhtisar

Panduan Pengguna

Panduan Pengguna Perangkat Lunak Utama Intel® Quartus®

Panduan Pengguna Intel® Quartus® Prime Pro Edition:

• Panduan Pengguna Intel Quartus Prime Pro Edition: Memulai
• Panduan Pengguna Intel Quartus Prime Pro Edition: Perancang Platform ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Rekomendasi Desain ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Compiler ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Pengoptimalan Desain ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Programmer ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Desain Berbasis Blok ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Konfigurasi Ulang Parsial ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Simulasi Pihak Ketiga ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Sintesis Pihak Ketiga ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Alat Debug ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Penganalisis Waktu ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Analisis dan Pengoptimalan Daya ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Kendala Desain ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Alat Desain PCB ›
• Panduan Pengguna Intel Quartus Prime Pro Edition: Scripting ›

Panduan Pengguna Intel® Quartus® Prime Standard Edition:

• Panduan Pengguna Intel Quartus Prime Standard Edition: Memulai
• Panduan Pengguna Intel Quartus Prime Standard Edition: Perancang Platform ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Rekomendasi Desain ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Compiler ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Pengoptimalan Desain ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Programmer ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Konfigurasi Ulang Parsial ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Simulasi Pihak Ketiga ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Alat Debug ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Sintesis Pihak Ketiga ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Penganalisis Waktu ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Analisis dan Pengoptimalan Daya ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Kendala Desain ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Alat Desain PCB ›
• Panduan Pengguna Intel Quartus Prime Standard Edition: Scripting ›

Apa perbedaan antara Pro dan Standard Edition?

Intel® Quartus® Pelatihan Perangkat Lunak Utama

Intel menawarkan beberapa jenis pelatihan, baik online maupun langsung untuk membantu Anda mempercepat dengan cepat pada aliran desain Intel® Quartus® Prime. Berikut adalah beberapa kelas pelatihan yang disarankan untuk Anda mulai.

Intel® Quartus® Pelatihan Perangkat Lunak Utama

Masih banyak lagi kursus pelatihan yang tersedia. Untuk katalog lengkap, lihat halaman Pelatihan Intel® FPGA.

1. I/O Perencanaan

Gambaran Umum Perencanaan I/O

Perencanaan I / O dilakukan pada tahap awal dalam desain FPGA untuk memastikan penempatan yang sukses di perangkat target Anda sambil memenuhi pin khusus dan kendala waktu. Perangkat lunak Intel® Quartus® Prime Pro Edition menawarkan dua alat untuk mengelola proses kompleks untuk memenuhi banyak kendala penempatan I / O.

Interface Planner mengelola kompleksitas mengintegrasikan beberapa modul dengan persyaratan keras untuk tugas pin (misalnya, PCI Express *, DDR, dan core kekayaan intelektual (IP) loop (PLL) yang terkunci fase). Perencana Antarmuka berinteraksi secara dinamis dengan Intel® Quartus® Prime Fitter untuk memverifikasi legalitas penempatan saat Anda merencanakan. Anda dapat mengevaluasi denah lantai yang berbeda menggunakan laporan interaktif untuk merencanakan implementasi terbaik secara akurat.

Pin Planner adalah alat penugasan pin tingkat rendah. Gunakan ini untuk menempatkan pin I / O secara manual dan untuk menentukan tingkat membunuh dan kekuatan drive.

Perencanaan I /O - Dokumentasi dan Pelatihan

Perencanaan I/O - Dokumentasi Alat Perangkat Lunak

• Mengelola perangkat I/O Pins bab di bagian Intel® Quartus® Prime Pro Edition User Guide ›
• Bab Perencanaan Antarmuka di bagian Panduan Pengguna Intel® Quartus® Prime Pro Edition ›

Perencanaan I/O - Dokumentasi Perangkat

• File Pin-Out untuk Perangkat Intel® FPGA ›
• Pedoman Koneksi Pin - per perangkat Keluarga ›

Perencanaan I/O - Kelas Pelatihan

Perencanaan I/O - Sumber Daya Lainnya

Perencanaan I / O melibatkan banyak pertimbangan terutama ketika I / Os berkecepatan tinggi atau protokol khusus yang terlibat. Untuk informasi lebih lanjut tentang manajemen I / O dan dukungan pengembangan dewan, kunjungi halaman web I / O Management, Board Development Support, dan Signal Integrity Analysis Resource Center.

2. Entri Desain

Entri Desain - Gambaran Umum

Anda dapat mengekspresikan desain Anda menggunakan beberapa metode entri desain:

• Menggunakan bahasa deskripsi perangkat keras (HDL)
• Verilog
• SystemVerilog
• VHDL
• Platform Designer,alat entri grafis untuk menghubungkan modul kompleks secara terstruktur
• Metode entri tingkat tinggi lainnya
• High Level Synthesis (HLS) menggunakan C ++ untuk mengekspresikan modul kompleks
• OpenCL™ menggunakan C ++ untuk mengimplementasikan algoritma komputasi di seluruh platform heterogen

Intelektual

Selain entri desain langsung, Intel® FPCA mendukung portofolio besar kekayaan intelektual (IP) yang dirancang khusus untuk digunakan dalam Intel® FPGAs.

Belajar Bahasa Deskripsi Perangkat Keras (HDL)

Intel menawarkan beberapa kursus pelatihan HDL, dari ikhtisar online gratis hingga kelas yang dipimpin instruktur sepanjang hari penuh.

Menggunakan Template HDL

Perangkat lunak Intel® Quartus® Prime menawarkan beberapa template untuk elemen logika yang umum digunakan seperti register, tugas sinyal yang dipilih, tugas sinyal bersamaan, dan panggilan subprogram. Template tersedia di Verilog, SystemVerilog, dan VHDL.

Jika Anda tidak yakin cara terbaik untuk menulis fungsi tertentu untuk memastikan bahwa itu akan diimplementasikan dengan benar, Anda harus merujuk ke template ini. Sistem template sepenuhnya dijelaskan dalam Memasukkan Kode HDL dari bagian Template yang Disediakan di Panduan Pengguna Rekomendasi Desain.

Gaya Pengkodean HDL yang Direkomendasikan

Gaya pengkodean HDL memiliki efek signifikan pada kualitas hasil untuk desain logika. Alat sintesis akan mengoptimalkan desain, tetapi untuk mencapai hasil yang tepat, Anda perlu kode dalam gaya, yang akan mudah dikenali oleh alat sintesis sebagai konstruksi logika tertentu.

Selain itu, ada praktik desain yang baik, yang harus diikuti untuk desain logika digital umum dan untuk perangkat berbasis LAB pada khususnya. Mengelola metodologi reset logika, penundaan pipa, dan pembuatan sinyal sinkron yang tepat adalah beberapa contoh praktik desain digital yang baik. Beberapa sumber daya untuk mempelajari praktik pengkodean HDL yang baik tercantum di bawah ini.

Sumber Daya untuk Pedoman Gaya Pengkodean HDL yang Baik

Intelektual

Intel® FPGAs mendukung portofolio besar kekayaan intelektual (IP) yang dirancang khusus untuk digunakan dalam Intel® FPA. Setiap IP menyertakan model simulasi untuk verifikasi desain sebelum implementasi perangkat. Lihat tautan berikut untuk informasi lebih lanjut tentang core IP yang tersedia dan ekosistem IP dalam perangkat lunak Intel® Quartus® Prime.

Sumber Daya Kekayaan Intelektual

Perancang Platform

Dokumentasi Perancang Platform

Kursus Pelatihan Desainer Platform (sebelumnya Qsys)

Contoh Desain Desainer Platform

Kertas Putih

3. Simulasi

Gambaran Umum Simulasi

Perangkat lunak Intel® Quartus® Prime mendukung simulasi desain RTL dan tingkat gerbang dalam simulator EDA yang didukung.

Simulasi melibatkan:

• Menyiapkan lingkungan kerja simulator Anda
• Menyusun pustaka model simulasi
• Menjalankan simulasi Anda

Perangkat lunak Intel® Quartus® Prime mendukung penggunaan aliran simulasi skrip untuk mengotomatisasi pemrosesan simulasi di lingkungan simulasi pilihan Anda.

Di perangkat lunak Intel® Quartus® Prime Standard Edition, Anda memiliki pilihan untuk menggunakan aliran alat NativeLink, yang mengotomatiskan peluncuran simulator pilihan Anda.

Alur Simulasi Skrip

Integrasi simulator HDL ke dalam aliran alat perangkat lunak Intel® Quartus® dijelaskan di bagian berikut dari Intel® Quartus® software User Guide | Buku pegangan:

• Simulasi Desain Intel® FPGA(pro Edition | Edisi Standar)

Saat menggunakan Perancang Platform untuk mengonfigurasi core dan sistem IP, skrip pengaturan lingkungan simulasi dihasilkan untuk simulator EDA yang didukung.

Saat membuat beberapa sistem Perancang Platform, Anda harus menjalankan "Generate Simulator Setup Script for IP" untuk membuat skrip gabungan untuk sistem Anda di Platform Designer.

• Menghasilkan Skrip Penyetelan Simulator Gabungan(pro Edition | Edisi Standar)

Anda dapat memasukkan skrip simulasi inti IP yang dihasilkan ke dalam skrip simulasi tingkat atas yang mengontrol simulasi seluruh desain Anda. Setelah menjalankan simulasi ip-setup, gunakan informasi berikut untuk menyalin bagian template dan memodifikasinya untuk digunakan dalam file skrip tingkat atas yang baru.

• Aldec Active-HDL (pro Edition | Edisi Standar )
• Aldec Riviera-PRO ( | Edisi Pro Edisi Standar )
• Cadence Incisive Enterprise (pro Edition | Edisi Standar )
• Mentor Graphics* ModelSim*-Intel® FPGA Edition (dibundel dengan perangkat lunak Intel® Quartus® Prime) (Pro Edition | Edisi Standar )
• Mentor Graphics* ModelSim* - PE (Pro Edition | Edisi Standar )
• Mentor Graphics* ModelSim* - SE (Pro Edition | Edisi Standar )
• Mentor Graphics * QuestaSim ( | Edisi Pro Edisi Standar )
• Synopsys * VCS dan VCS MX (Pro Edition | Edisi Standar)

Anda juga dapat merujuk ke video berikut untuk panduan menyiapkan simulasi.

• Cara Menghasilkan Skrip Simulasi RTL untuk Intel® Quartus® Prime Project ›
• ModelSim*-Intel® Simulasi Edisi FPGA dengan Intel® Quartus® Prime Pro Edition ›

Alur Simulasi NativeLink

Di perangkat lunak Intel® Quartus® Prime Standard Edition, Anda memiliki pilihan untuk menggunakan NativeLink. Ini memungkinkan Anda secara otomatis meluncurkan semua langkah yang diperlukan untuk mensimulasikan desain Anda setelah memodifikasi kode sumber atau IP Anda.

Fitur NativeLink mengintegrasikan simulator EDA Anda dengan perangkat lunak Intel® Quartus® Prime Standard Edition dengan mengotomatisasi yang berikut:

• Pembuatan file khusus simulator dan skrip simulasi.
• Kompilasi perpustakaan simulasi.
• Peluncuran otomatis simulator Anda setelah Intel® Quartus® Analisis dan elaborasi perangkat lunak Prime, analisis dan sintesis, atau setelah kompilasi penuh.

Sumber Daya untuk Penyetelan Simulasi NativeLink

Sumber Daya Simulasi

Sumber Daya Simulasi

Perangkat lunak Intel® Quartus® Prime Standard Edition mendukung Simulator EDA ini:

• Aldec Active-HDL
• Aldec Riviera-PRO
• Cadence Perusahaan Tajam
• Mentor Graphics * ModelSim * -Intel FPGA (dibundel dengan intel® Quartus® Prime software)
• Mentor Graphics* ModelSim* - PE
• Mentor Graphics* ModelSim* - SE
• Mentor Graphics* QuestaSim
• Synopsys* VCS dan VCS MX

Integrasi simulator HDL ke dalam aliran alat perangkat lunak Intel® Quartus® dijelaskan di bagian Desain Intel FPGA Simulasi di Panduan Pengguna Intel Quartus Prime Pro Edition: Simulasi Pihak Ketiga.

4. Sintesis

Gambaran Umum Sintesis

Tahap Sintesis Logika dari intel® Quartus® aliran desain perangkat lunak akan mengambil kode tingkat transfer register (RTL) dan membuat daftar netlist primitif tingkat yang lebih rendah (netlist pasca-sintesis). Netlist pasca-sintesis kemudian akan digunakan sebagai masukan kepada Fitter, yang akan menempatkan dan rute desain.

Perangkat lunak Intel® Quartus® Prime dan Quartus® II mencakup sintesis terintegrasi canggih dan antarmuka dengan alat sintesis pihak ketiga lainnya. Perangkat lunak ini juga menawarkan pemirsa netlist skematik yang dapat Anda gunakan untuk menganalisis struktur desain dan melihat bagaimana perangkat lunak menafsirkan desain Anda.

Hasil sintesis dapat dilihat dengan quartus® pemirsa Netlist,baik setelah elaborasi RTL dan setelah Pemetaan Teknologi.

Dokumentasi Sintesis

Pelatihan Sintesis dan Demonstrasi

Sintesis Tingkat Tinggi

Alat sintesis tingkat tinggi Intel (HLS) mengambil deskripsi desain yang ditulis dalam C ++ dan menghasilkan kode RTL yang dioptimalkan untuk Intel® FPGAs.

Untuk informasi lebih lanjut tentang Intel® HLS Compiler, termasuk dokumentasi, contoh, dan kursus pelatihan, lihat Halaman Dukungan HLS.

Dokumentasi HLS

5. Lebih bugar

Lebih bugar - Edisi Pro

Dengan perangkat lunak Intel® Quartus® Prime Pro Edition, Fitter melakukan pekerjaannya dalam tahap yang dapat dikontrol secara individual; Anda dapat mengoptimalkan setiap tahap secara individual dengan menjalankan tahap proses yang lebih bugar, iterasi untuk mengoptimalkan tahap itu.

Tahapan Fitter

Secara default, Fitter akan berjalan melalui semua tahapannya. Namun, Anda dapat menganalisis hasil tahap Fitter untuk mengevaluasi desain Anda sebelum menjalankan tahap berikutnya, atau sebelum menjalankan kompilasi penuh. Untuk informasi lebih lanjut tentang cara menggunakan tahap Fitter untuk mengontrol kualitas hasil untuk desain Anda, lihat bagian Menjalankan Fitter di Panduan Pengguna Compiler: Intel® Quartus® Prime Pro Edition.

Anda dapat menentukan beberapa pengaturan untuk mengarahkan tingkat upaya Fitter untuk hal-hal seperti kemasan register, mendaftar duplikasi dan penggabungan, dan tingkat upaya secara keseluruhan. Untuk informasi selengkapnya tentang pengaturan Fitter, lihat diskusi di bawah bagian Referensi Pengaturan Yang Lebih Bugar di Panduan Pengguna Compiler: Intel® Quartus® Prime Pro Edition.

Lebih bugar - Edisi Standar

Di perangkat lunak Intel® Quartus® Prime Standard Edition, Anda dapat menentukan beberapa pengaturan untuk mengarahkan tingkat upaya Fitter seperti pengepakan register, duplikasi dan penggabungan pendaftaran, dan tingkat upaya keseluruhan. Untuk daftar lengkap Pengaturan Fitter, lihat Halaman Bantuan Pengaturan Kompiler

Untuk informasi selengkapnya tentang pengaturan Fitter, lihat diskusi di bawah

• Mengurangi bagian Waktu Kompilasi dari Panduan Pengguna Intel® Quartus® Prime Standard Edition: Compiler
• Bagian Penutupan Waktu dan Pengoptimalan Dari Intel® Quartus® Panduan Pengguna Edisi Standar Utama: Pengoptimalan Desain

6. Analisis Waktu

Gambaran Umum Analisis Waktu

Timing Analyzer menentukan hubungan waktu yang harus dipenuhi agar desain berfungsi dengan benar dan memeriksa waktu kedatangan terhadap waktu yang diperlukan untuk memverifikasi waktu.

Analisis waktu melibatkan banyak konsep dasar: busur asinkron v. sinkron, kedatangan dan waktu yang diperlukan, pengaturan dan persyaratan penahanan, dll. Ini didefinisikan di bagian Konsep Dasar Analisis Waktu dari Panduan Pengguna Intel® Quartus® Prime Standard Edition: Timing Analyzer.

Timing Analyzer menerapkan kendala waktu Anda dan menentukan penundaan waktu dari hasil implementasi Fitter dari desain Anda ke dalam perangkat target.

Timing Analyzer harus beroperasi dari deskripsi yang akurat tentang persyaratan waktu Anda, dinyatakan sebagai kendala waktu. Bagian Desain Terkendala dari Intel® Quartus® Panduan Pengguna Prime Standard Edition: Timing Analyzer menjelaskan bagaimana kendala waktu dapat ditambahkan ke file.sdc, untuk digunakan oleh Fitter dan Timing Analyzer.

Penutupan waktu adalah proses berulang untuk memperbaiki kendala waktu; menyesuaikan parameter untuk sintesis dan Fitter, dan mengelola variasi benih yang lebih bugar.

Penganalisis Waktu

The Intel Quartus Prime Timing Analyzer

Timing Analyzer dalam perangkat lunak Intel® Quartus® Prime adalah alat analisis waktu gaya ASIC yang kuat yang memvalidasi kinerja waktu semua logika dalam desain Anda menggunakan batasan standar industri, analisis, dan metodologi pelaporan. Timing Analyzer dapat didorong dari antarmuka pengguna grafis atau dari antarmuka baris perintah untuk membatasi, menganalisis, dan melaporkan hasil untuk semua jalur waktu dalam desain Anda.

Panduan pengguna lengkap tentang Penganalisis Waktu dapat ditemukan di bagian Running the Timing Analyzer dari Intel® Quartus® Panduan Pengguna Prime Standard Edition: Timing Analyzer.

Jika Anda baru mengenal Analisis Waktu, lihat bagian Arus yang Disarankan untuk Pengguna Pertama Kali dari Panduan Pengguna Intel® Quartus® Prime Standard Edition: Timing Analyzer. Ini menggambarkan aliran desain penuh menggunakan kendala dasar.

Kursus Pelatihan Penganalisis Waktu

Penutupan Waktu

Jika Timing Analyzer menentukan bahwa spesifikasi waktu Anda tidak terpenuhi, maka desain harus dioptimalkan untuk waktu sampai perbedaan ditutup dan spesifikasi waktu Anda terpenuhi.

Penutupan waktu melibatkan beberapa teknik yang mungkin. Teknik yang paling efektif akan bervariasi dengan setiap desain. Bab Penutupan waktu dan Pengoptimalan dalam Panduan Pengguna Pengoptimalan Desain: Intel Quartus Prime Pro Edition memberikan banyak saran praktis tentang proses penutupan waktu.

Ada beberapa kursus pelatihan tambahan untuk membantu Anda memahami cara mengevaluasi desain Anda untuk teknik penutupan waktu yang tepat.

Kursus Pelatihan Penutupan Waktu

7. Optimalisasi Desain

Gambaran Umum Pengoptimalan Desain

Perangkat lunak Intel® Quartus® Prime dan Quartus® II mencakup berbagai fitur untuk membantu Anda mengoptimalkan desain Anda untuk area dan waktu. Bagian ini menyediakan sumber daya untuk membantu Anda dengan teknik dan alat pengoptimalan desain.

Perangkat lunak Intel® Quartus® Prime dan Quartus® II menawarkan pengoptimalan netlist sintesis fisik untuk mengoptimalkan desain lebih jauh dari proses kompilasi standar. Sintesis fisik membantu meningkatkan kinerja desain Anda, terlepas dari alat sintesis yang digunakan.

Dokumentasi Dukungan Pengoptimalan

Kursus Pelatihan Optimasi Desain

Alat Pengoptimalan Desain

Perangkat lunak Intel® Quartus® Prime menyediakan alat yang menyajikan desain Anda dengan cara visual. Alat-alat ini memungkinkan Anda mendiagnosis area masalah apa pun dalam desain Anda, dalam hal inefisiensi logis atau fisik.

• Anda dapat menggunakan Pemirsa Netlist untuk melihat representasi skematik desain Anda pada beberapa tahap dalam proses implementasi: sebelum sintesis, setelah sintesis, dan setelah tempat dan rute. Hal ini memungkinkan Anda untuk mengkonfirmasi maksud desain Anda pada setiap tahap.
• Perencana Partisi Desain membantu Anda memvisualisasikan dan merevisi skema partisi desain dengan menunjukkan informasi waktu, kepadatan konektivitas relatif, dan penempatan fisik partisi. Anda dapat menemukan partisi di pemirsa lain, atau memodifikasi atau menghapus partisi.
• Dengan Chip Planner,Anda dapat membuat tugas denah lantai, melakukan analisis daya, dan memvisualisasikan jalur kritis dan merutekan kemacetan. Perencana Partisi Desain dan Perencana Chip memungkinkan Anda untuk mempartisi dan menata desain Anda pada tingkat yang lebih tinggi.
• Design Space Explorer II (DSE) mengotomatiskan pencarian pengaturan yang memberikan hasil terbaik dalam setiap desain individu. DSE mengeksplorasi ruang desain desain Anda, menerapkan berbagai teknik optimasi, dan menganalisis hasilnya untuk membantu Anda menemukan pengaturan terbaik untuk desain Anda.

Menggunakan alat ini dapat membantu Anda mengoptimalkan implementasi perangkat.

Pemirsa Netlist

Intel® Quartus® Pemirsa netlist perangkat lunak Prime menyediakan cara ampuh untuk melihat desain Anda di berbagai tahap. Cross menyeliding dimungkinkan dengan tampilan desain lainnya: Anda dapat memilih item dan menyorotnya di jendela Chip Planner dan Design File Viewer.

• PENAMPIL RTL menunjukkan logika dan koneksi yang disimpulkan oleh synthesizer, setelah elaborasi hierarki dan blok logika utama. Anda dapat menggunakan PENAMPIL RTL untuk memeriksa desain Anda secara visual sebelum simulasi atau proses verifikasi lainnya.
• Penampil Peta Teknologi (Pasca-Pemetaan) dapat membantu Anda menemukan node di daftar bersih Anda setelah sintesis tetapi sebelum tempat dan rute.
• Technology Map Viewer (Post-Fitting) menunjukkan netlist setelah tempat-dan-rute. Hal ini dapat berbeda dari netlist Post-Mapping karena fitter dapat melakukan optimasi untuk memenuhi kendala selama optimasi fisik.

Sumber Daya Pemirsa Netlist

Perencana Chip

Analisis denah lantai desain membantu menutup waktu dan memastikan kinerja optimal dalam desain yang sangat kompleks. Perencana Chip di perangkat lunak Intel® Quartus® Prime membantu Anda menutup waktu dengan cepat pada desain Anda. Anda dapat menggunakan Perencana Chip bersama dengan Logic Lock Regions untuk menyusun desain Anda secara hierarkis dan membantu denah lantai. Selain itu, gunakan partisi untuk mempertahankan hasil penempatan dan perutean dari kompilasi individual.

Anda dapat melakukan analisis desain serta membuat dan mengoptimalkan desain denah dengan Perencana Chip. Untuk membuat tugas I/O, gunakan Pin Planner.

Sumber Daya Perencana Chip

Desain Space Explorer II

Desain Space Explorer II (DSE) memungkinkan Anda untuk menjelajahi banyak parameter yang tersedia untuk kompilasi desain.

Anda dapat menggunakan DSE untuk mengelola beberapa kompilasi dengan parameter yang berbeda untuk menemukan kombinasi parameter terbaik yang memungkinkan Anda mencapai penutupan waktu.

Sumber Daya Space Explorer II

8. Debugging On-Chip

Gambaran Umum Debugging On-Chip

Ketika FPGA meningkat dalam kinerja, ukuran, dan kompleksitas, proses verifikasi dapat menjadi bagian penting dari siklus desain FPGA. Untuk meringankan kompleksitas proses verifikasi, Intel menyediakan portofolio alat debugging on-chip. Alat debugging on-chip memungkinkan penangkapan real-time node internal dalam desain Anda untuk membantu Anda memverifikasi desain Anda dengan cepat tanpa menggunakan peralatan eksternal, seperti penganalisis logika bangku atau penganalisis protokol. Hal ini dapat meringankan jumlah pin yang diperlukan untuk menyelis sinyal tingkat dewan. Untuk panduan ke semua alat dalam portofolio debug, lihat bagian Alat Debugging Sistem di Panduan Pengguna Alat Debug: Intel® Quartus® Prime Pro Edition.

• Konsol Sistem - Menggunakan interpreter Tcl, System Console menyajikan antarmuka yang dapat ditulis antara workstation dan komponen Platform Designer pada perangkat Anda.
• Transceiver Toolkit - Uji dan tune transceiver link kualitas sinyal
• Signal Tap Logic Analyzer - Menggunakan sumber daya FPGA lokal untuk sampel node uji dan output informasi melalui tampilan bentuk gelombang grafis di perangkat lunak Intel Quartus Prime GUI
• Signal Probe - secara bertahap mengarahkan sinyal internal ke pin I / O untuk pemantauan
• Logic Analyzer Interface - Multiplex satu set sinyal ke sejumlah kecil pin I / O cadangan untuk pemantauan
• Sumber dan Probe Dalam Sistem - Drive dan contoh nilai logika menggunakan JTAG
• Editor Konten Memori Dalam Sistem - Tampilkan dan edit memori on-chip
• Antarmuka JTAG Virtual - Izinkan komunikasi dengan antarmuka JTAG

Debugging memori eksternal difasilitasi oleh Extermal Memory Interface Toolkit,yang dirinci di Pusat Dukungan Antarmuka Memori Eksternal.

Transceiver Toolkit menawarkan fasilitas yang luas untuk memverifikasi kualitas dan kinerja sinyal transceiver. Untuk informasi selengkapnya tentang toolkit ini, lihat halaman produk Transceiver Toolkit.

Contoh Debugging On-Chip

Contoh Desain Debug On-Chip

Berikut adalah beberapa contoh untuk membantu Anda memanfaatkan fitur yang tersedia untuk skenario debug umum.

• Contoh Desain Alur Pemicu Pemicu Berbasis Negara SignalTap II
• Sumber Dalam Sistem dan Contoh Probe ›
• Contoh Toolkit Transceiver untuk Perangkat Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT dan Stratix® IV GX/GT ›
• Contoh Desain Konsol Sistem (.qar Quartus® format arsip perangkat lunak)

On-Chip Debugging - Kursus Pelatihan

Kursus Pelatihan Debugging On-Chip

Debugging On-Chip - Sumber Daya Lainnya

On-chip Debug - sumber daya lainnya

Topik Lanjutan

Alur Desain Berbasis Blok

Perangkat lunak desain Intel® Quartus® Prime Pro Edition menawarkan aliran desain berbasis blok. Ada dua jenis – Incremental Block-Based Compilation and Design Block Reuse flows, yang memungkinkan tim pengembangan Anda yang beragam secara geografis untuk berkolaborasi dalam desain.

Incremental Block-Based Compilation adalah melestarikan atau mengosongkan partisi dalam sebuah proyek. Ini bekerja dengan partisi inti dan tidak memerlukan file tambahan atau perencanaan lantai. Partisi dapat dikosongkan, diawetkan di Snapshot Sumber, Sintesis, dan Akhir.

Aliran Design Block Reuse memungkinkan Anda untuk menggunakan kembali blok desain dalam proyek yang berbeda dengan membuat, melestarikan, dan mengekspor partisi. Dengan fitur ini, Anda dapat mengharapkan modul yang bersih dari waktu tertutup antara tim yang berbeda.

Sumber Daya Desain Berbasis Blok

• Bagian Aliran Desain Berbasis Blok di Panduan Pengguna Intel® Quartus® Prime Pro Edition
• Tutorial: Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, Intel® Quartus® Prime software v17.1) ›
• Berkas Desain (.zip) ›
• Pelatihan: Penggunaan Kembali Blok Desain (OBBDR100) ›
• Pelatihan: Kompilasi Berbasis Blok Tambahan (Bagian 1 dari 3) (OIBBC100) ›
• Pelatihan: Kompilasi Berbasis Blok Tambahan (Bagian 2 dari 3) (OIBBC101) ›
• Pelatihan: Kompilasi Berbasis Blok Tambahan (Bagian 3 dari 3) (OIBBC102) ›

Rekompakan Cepat

Rapid Recompile memungkinkan penggunaan kembali sintesis sebelumnya dan hasil yang lebih bugar bila memungkinkan, dan tidak memproses ulang blok desain yang tidak berubah. Rapid Recompile dapat mengurangi total waktu kompilasi setelah membuat perubahan desain kecil. Rapid Recompile mendukung perubahan ECO fungsional berbasis HDL dan memungkinkan Anda untuk mengurangi waktu kompilasi Anda sambil mempertahankan kinerja logika yang tidak berubah.

Rekompakan Cepat - Sumber Daya Dukungan

Konfigurasi Ulang Parsial

Konfigurasi ulang parsial (PR) memungkinkan Anda untuk mengkonfigurasi ulang sebagian dari FPGA secara dinamis sementara desain FPGA yang tersisa terus berfungsi.

Anda dapat membuat beberapa persona untuk wilayah perangkat Anda, dan mengkonfigurasi ulang wilayah tersebut tanpa memengaruhi operasi di area di luar persona itu.

Untuk informasi selengkapnya tentang Konfigurasi Ulang Parsial, lihat halaman Konfigurasi Ulang Parsial.

Scripting

Perangkat lunak Intel® Quartus® Prime dan Quartus® II mencakup dukungan skrip komprehensif untuk alur desain skrip baris perintah dan bahasa perintah alat (Tcl). Executables terpisah untuk setiap tahap aliran desain perangkat lunak, seperti sintesis, pas, dan analisis waktu, termasuk pilihan untuk membuat pengaturan umum dan melakukan tugas-tugas umum. Antarmuka pemrograman aplikasi scripting Tcl (API) mencakup perintah yang mencakup fungsionalitas dasar hingga lanjutan.

Skrip Baris Perintah

Anda dapat menggunakan Intel® Quartus® Prime atau Quartus® II software command-line executables dalam file batch, skrip shell, makefile, dan skrip lainnya. Misalnya, gunakan perintah berikut untuk mengkompilasi proyek yang sudah ada:

$ quartus_sh --flow compile

Skrip Tcl

Gunakan API Tcl untuk salah satu tugas berikut:

• Membuat dan mengelola proyek
• Membuat tugas
• Menyusun desain
• Mengekstrak data laporan
• Melakukan analisis waktu

Anda dapat memulai dengan beberapa contoh di quartus® II perangkat lunak Tcl contoh halaman web. Beberapa sumber daya lain tercantum di bawah ini.

Sumber Daya Scripting

OpenCL dan logo OpenCL adalah merek dagang dari Apple Inc. yang digunakan oleh izin oleh Khronos.