Mitra EDA: FPGA Sistem EDA
Ekosistem Intel EDA memastikan bahwa Anda memiliki solusi desain yang lengkap dalam merancang, memverifikasi, dan mengintegrasikan Intel® FPGAs ke dalam sistem Anda.
Desain Tingkat Sistem
EDA Vendor |
Nama Produk |
Solusi Desain |
|---|---|---|
Alat desain tingkat tinggi |
||
Mendaftarkan manajemen peta |
||
Sintesis tingkat tinggi |
||
Sintesis tingkat tinggi |
||
Sintesis tingkat tinggi |
||
Alat desain tingkat tinggi |
Pembuatan Desain
Nama Produk |
Solusi Desain |
|
|---|---|---|
Manajemen proyek, entri desain, dan alat analisis |
||
Entri desain, pemahaman kode, manajemen proyek, dan kolaborasi |
Sintesis
Nama Produk |
Solusi Desain |
|
|---|---|---|
Sintesis logika |
||
Sintesis logika tingkat lanjut |
||
Alat penutupan waktu |
Simulasi
EDA Vendor |
Nama Produk |
Solusi Desain |
|---|---|---|
Simulasi |
||
Simulasi |
||
Simulasi |
||
Simulasi |
||
Simulasi |
||
Simulator Cloud Metrik |
Simulasi | |
Simulasi |
||
| Sinopsis | VCS | Simulasi |
Verifikasi
EDA Vendor |
Nama Produk |
Solusi Desain |
|---|---|---|
Pemeriksaan Aturan Desain dan Verifikasi Clock Domain Crossing (CDC) |
||
| Mutiara Biru | Pemeriksa RTL |
|
Generator kendala |
||
Persimpangan Domain Jam (CDC) |
||
Verifikasi formal |
||
Generator kendala |
||
Verifikasi pengecualian waktu |
||
Validasi pengecualian waktu |
||
Pemeriksaan kesetaraan |
||
Verifikasi fungsional |
||
Verifikasi penyeberangan domain clock |
||
Verifikasi penyeberangan domain clock |
||
Generator testbench |
||
Verifikasi waktu |
||
Analisis RTL untuk desain FPGA |
||
Pemeriksaan lint |
||
Verifikasi clock domain crossing (CDC) |
||
Verifikasi properti fungsional |
||
Pemeriksaan kesetaraan logika |
||
Verifikasi dalam sistem dan debug RTL terintegrasi |
||
Verifikasi dalam sistem |
Desain Tingkat Board
EDA Vendor |
Nama Produk |
Solusi Desain |
|---|---|---|
Skema dan tata letak papan PCB |
||
Perencanaan I/O FPGA |
||
Analisis SI |
||
Penulisan Desain Allegro |
Skema papan PCB |
|
Skema papan PCB |
||
Tata letak papan PCB |
||
Tata letak papan PCB |
||
| Teknologi Keysight | Perangkat Lunak Desain PathWave | Sistem Desain Tingkat Lanjut (ADS) PathWave |
Perencanaan I/O FPGA |
||
Analisis SI |
||
Skema papan PCB |
||
Skema dan tata letak papan PCB |
||
Tata letak papan PCB |
||
Tata letak papan PCB |
||
Analisis SI |
ASIC Prototyping
EDA Vendor |
Nama Produk |
Solusi Desain |
|---|---|---|
Sistem partisi multi-chip |
Optimasi Desain
Semua Mitra EDA
Mitra Program ACCESS |
Desain Tingkat Sistem |
Pembuatan Desain |
Sintesis |
Simulasi |
Verifikasi |
Desain Tingkat Board |
ASIC Prototyping |
Optimasi Desain |
|---|---|---|---|---|---|---|---|---|
|
|
|
✓ |
✓ |
|
|
|
|
✓ |
|
|
|
|
|
|
|
|
✓ |
|
|
|
|
✓ |
|
|
|
|
|
|
|
✓ |
|
|
|
|
✓ |
|
|
|
|
|
|
|
|
✓ |
|
|
✓ |
✓ |
✓ |
|
|
|
|
|
|
|
✓ |
|
|
|
|
|
|
|
|
✓ |
|
|
|
|
| Teknologi Keysight | ✓ | |||||||
✓ |
✓ |
✓ |
✓ |
✓ |
✓ |
✓ |
|
|
✓ |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
✓ |
|
|
|
|
|
✓ |
|
|
|
|
|
✓ |
|
|
|
|
|
|
|
|
|
|
|
|
|
✓ |
|
|
✓ |
|
|
✓ |
✓ |
|
|
|
|
✓ |
|
✓ |
✓ |
✓ |
✓ |
✓ |
|
|
|
|
|
|
✓ |
|
|
|
|
|
|
|
|
|
✓ |
|
|
Menjadi Mitra
Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.