Pusat Dukungan IP Serial Digital Interface II

Pastikan untuk mengaktifkan opsi "keluaran galat CRC" di Editor Parameter Intel® FPGA IP SDI II untuk nilai CRC yang benar (tidak berlaku untuk SD-SDI).

Anda dapat merujuk ke Panduan Pengguna Intel® FPGA IP SDI II, bagian 5.3.1. Masukkan Baris untuk penyisipan baris yang benar.

Anda dapat merujuk ke Panduan Pengguna Contoh Desain IP SDI II Intel® Stratix 10 FPGA, bagian 1.5.1. Panduan Koneksi dan Pengaturan tentang cara menampilkan format video NTSC dan PAL dengan benar.

Pastikan frekuensi sinyal clock terhubung ke frekuensi clock onboard yang benar. Misalnya, jika sinyal clock reflck SDI Tx PLL dikonfigurasi ke 148,5 MHz, maka gunakan chip clock 148,5 MHz juga untuk menghubungkan ke sinyal refclk SDI Tx PLL.

Untuk desain contoh loopback serial, pelanggan dapat melihat semua resolusi video yang didukung dalam berkas .tcl di folder desain direktori <example ini>\hwtest\tpg_ctrl.tcl. Untuk desain contoh loopback paralel, file .tcl ini tidak tersedia, tetapi pelanggan masih dapat mengakses semua resolusi video yang didukung dalam spesifikasi SMPTE.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.