Integritas Catu Daya

Teknik bypassing dan decoupling yang tepat meningkatkan integritas sinyal catu daya secara keseluruhan, yang penting untuk operasi desain yang andal. Teknik-teknik ini menjadi lebih signifikan dengan peningkatan kebutuhan arus catu daya serta peningkatan jarak dari catu daya ke titik-of-load (umumnya perangkat FPGA atau CPLD). Jenis teknik bypassing dan decoupling desainer harus mempertimbangkan tergantung pada desain sistem dan persyaratan papan.

Ketika keadaan perubahan buffer output, misalnya mendorong pin output dari tinggi logis ke rendah logis, struktur output sesaat menyajikan jalur impedansi rendah di seluruh struktur dari rel catu daya ke tanah. Transisi output ini menyebabkan output untuk mengisi atau melepaskan, yang mengharuskan arus harus segera tersedia pada beban output untuk mencapai tingkat tegangan yang diperlukan. Bypass kapasitor lokal menyediakan energi yang tersimpan yang dibutuhkan untuk transien saat ini.

Respon sementara untuk sistem penyimpanan energi ini harus mencakup frekuensi besar dan rentang beban. Oleh karena itu, sistem penyimpanan harus terdiri dari berbagai jenis kapasitor. Kapasitor kecil dengan induktansi seri rendah dapat memberikan arus cepat untuk transisi frekuensi tinggi. Kapasitor besar terus memasok arus setelah kapasitor frekuensi tinggi telah habis dari toko energi mereka. Gambar 1 menunjukkan sistem penyimpanan energi khas yang dirancang untuk frekuensi besar dan rentang beban. Desain khas membutuhkan kapasitor dengan frekuensi mulai dari 1 KHz hingga 500 MHz dalam tiga rentang:

• 0.001 hingga 0,1 μF
• 47 hingga 100 μF
• 470 hingga 3.300 μF

Gambar 1. Sistem Penyimpanan Energi yang Khas.

Jumlah logika yang digunakan dalam perangkat dan persyaratan switching output menentukan persyaratan decoupling. Kapasitansi decoupling tambahan diperlukan karena jumlah pin I / O dan beban kapasitif pada pin meningkat. Desainer harus menambahkan sebanyak 0,2 μF power-supply decoupling kapasitor mungkin ke V_CCINT,V_CCIO,dan pin tanah / pesawat. Idealnya, kapasitor kecil ini harus terletak sedekat mungkin dengan perangkat. Desainer dapat memisahkan setiap V_CCINT atau V_CCIO dan pasangan pin tanah dengan kapasitor 0,2-μF. Jika desain menggunakan paket kepadatan tinggi seperti paket ball grid array (BGA), mungkin sulit untuk menggunakan satu kapasitor decoupling per V_CCINT / V_CCIO dan pasangan pin tanah. Dalam kasus seperti itu, desainer melakukan segala upaya untuk menggunakan sebanyak mungkin kapasitor decoupling seperti yang diizinkan oleh tata letak. Kapasitor decoupling harus memiliki respon frekuensi yang baik, seperti kapasitor monolitik-keramik.

Pilihan Kapasitor &Penempatan

Penempatan dan lokasi yang tepat sangat penting untuk kapasitor frekuensi tinggi (0,001 hingga 0,1 μF chip keramik induktan rendah). Desainer harus meminimalkan panjang jejak bila memungkinkan untuk mengurangi induktansi di jalur dari terminal kapasitor ke pin daya perangkat. Ini termasuk jalur yang melalui tanah padat atau pesawat listrik (V_CCINT atau V_CCIO)di mana induktansi satu inci bidang tembaga padat adalah sekitar 1 nH. Bypass kapasitor vias harus rute langsung ke tanah, V_CCINT,atau pesawat V_CCIO. Jenis kapasitor lainnya (47 hingga 100 frekuensi menengah μF dan kapasitor frekuensi rendah 470 hingga 3.300 μF) disebut sebagai kapasitansi "massal" dan dapat dipasang di mana saja di papan tulis. Desainer harus, bagaimanapun, menemukan kapasitansi massal sedekat mungkin dengan perangkat. Tempatkan kapasitor bypass frekuensi tinggi V_CCINT atau V_CCIO dalam satu sentimeter dari pin V_CCINT atau V_CCIO terkait pada PCB. Kapasitor bypass frekuensi menengah V_CCINT atau V_CCIO harus ditempatkan dalam jarak 3 cm dari pin V_CCINT atau V_CCIO.

V_CCINT Bypass Capacitance

Dalam kasus Stratix® II, struktur array logika individu dalam fitur arsitektur yang berbeda melakukan arus yang sangat kecil (picoamps atau kurang) untuk jangka waktu yang sangat singkat (< 50 ps). Meskipun arus ini kecil, ketika ditambahkan di seluruh perangkat mereka dapat menambahkan hingga beberapa amperes arus. Mengingat bahwa transisi saat ini dapat terjadi ratusan juta kali per detik, bersama dengan adanya jutaan switch individu yang melakukan transisi ini, perhitungan kapasitor bypass didasarkan pada kebutuhan penyimpanan energi rata-rata. Nilai kapasitor frekuensi tinggi dapat diperkirakan dengan:

kekuatan array logika = capacitance array logika switched setara × frekuensi jam V_CCINT² ×

atau

capacitance array logika yang dialihkan setara = (kekuatan array logika) / (V_CCINT² × frekuensi clock)

Kapasitansi array logika switched yang setara adalah kapasitansi switched yang setara dari seluruh array logika Stratix II yang didukung oleh V_CCINT. Untuk mengurangi kebisingan daya, kapasitor bypass power supply V_CCINT harus secara signifikan lebih besar daripada kapasitansi array logika switched yang setara. Kapasitor bypass frekuensi tinggi harus 25 hingga 100 kali lebih besar dari kapasitansi array logika switched yang setara. Faktor 50 akan menghasilkan variasi 2 persen dari V_CCINT.

Capacitance bypass frekuensi tinggi = <25 hingga 100> × capacitance array logika switched yang setara

Setiap V_CCINT dan pasangan pin tanah harus memiliki kapasitor bypass frekuensi tinggi. Untuk menentukan ukuran optimal dari setiap kapasitor bypass frekuensi tinggi, bagi total kapasitansi bypass frekuensi tinggi dengan jumlah pin V_CCINT pada perangkat, dan bulatkan ke nilai umum berikutnya yang tersedia. Oleh karena itu, ukuran minimum dari setiap kapasitor V_CCINT frekuensi tinggi adalah:

Pertimbangkan contoh berikut:

• Daya Perangkat V_CCINT = 5 W
  
• V_CCINT = 1,2 V
• Frekuensi clock sistem = 150 MHz
• Pengganda kapasitor bypass frekuensi tinggi = 50
• Jumlah pin V_CCINT perangkat = 36

Ukuran kapasitor harus setidaknya 0,032 μF. Mengingat contoh ini, perancang harus memilih kapasitor frekuensi tinggi individu setidaknya sebesar ini.

Kapasitor frekuensi menengah harus kapasitor tantalum dari 47 μF sampai 100 μF. Jika tantalum tidak tersedia, kapasitor elektrolit aluminium rendah inductance dapat digunakan. Perangkat Stratix II membutuhkan setidaknya empat kapasitor frekuensi menengah yang dipasang dalam jarak 3 cm dari perangkat. Selain itu, setidaknya satu kapasitor frekuensi rendah (470 μF hingga 3300 μF) diperlukan pada PCB.

V_CCIO Bypass Capacitance

Mirip dengan pertimbangan V_CCINT, persyaratan bypass V_CCIO juga didasarkan pada kebutuhan penyimpanan energi rata-rata. Beban yang didorong oleh perangkat FPGA atau CPLD menentukan ukuran kapasitansi switched yang setara. Karena bank I / O yang berbeda dapat beroperasi pada tegangan yang berbeda dan frekuensi switching yang berbeda, desainer harus mempertimbangkan melewati jaringan secara individual, menggunakan persamaan di bawah ini untuk menentukan persyaratan kapasitor frekuensi tinggi.

Untuk mengurangi jumlah kebisingan V_CCIO, kapasitansi bypass harus secara signifikan lebih besar dari total kapasitansi beban output. Kapasitansi bypass frekuensi tinggi harus 25 hingga 100 kali total kapasitansi beban. Setiap_CCIO V dan pasangan tanah harus memiliki kapasitor bypass frekuensi tinggi untuk memberikan kebutuhan arus segera ketika perangkat memiliki daya tarik arus yang besar. Persamaan berikut menentukan ukuran optimal dari setiap kapasitor:

Pertimbangkan contoh berikut:

• Jumlah beban = 40 sinyal
• Nilai beban rata-rata = 10pF
• Pengganda kapasitor bypass frekuensi tinggi = 50
• Jumlah pin V_CCIO perangkat = 5

Ukuran kapasitor harus 0,004 μF. Mengingat contoh ini, perancang harus memilih kapasitor frekuensi tinggi individu setidaknya sebesar ini. Ukuran kapasitor berikutnya yang lebih besar yang tersedia harus dipilih (0,047 μF atau 0,01 μF).

Kapasitor frekuensi menengah harus kapasitor tantalum dari 47 μF sampai 100 μF. Satu kapasitor frekuensi menengah diperlukan untuk setiap dua bank_CCIO V. Jika kapasitor tantalum tidak tersedia, kapasitor elektrolit aluminium rendah inductance dapat digunakan. Kapasitor ini harus terletak dalam jarak 3 cm dari koneksi pin V_CCIO. Terakhir, setidaknya satu kapasitor frekuensi rendah (470 μF hingga 3.300 μF) diperlukan pada PCB untuk setiap tingkat tegangan V_CCIO.