Analisis waktu statis yang komprehensif mencakup analisis register-to-register, I/O, dan jalur reset asynchronous. Timing Analyzer menggunakan waktu yang diperlukan, waktu kedatangan data, dan waktu kedatangan clock untuk memverifikasi performa sirkuit dan mendeteksi kemungkinan pelanggaran waktu. Timing Analyzer menentukan hubungan waktu yang harus dipenuhi agar desain berfungsi dengan benar, dan memeriksa waktu kedatangan terhadap waktu yang diperlukan untuk memverifikasi waktu.
Pemeriksaan Pengaturan Clock
Untuk melakukan pemeriksaan pengaturan clock, Timing Analyzer menentukan hubungan pengaturan dengan menganalisis setiap peluncuran dan latch edge untuk setiap jalur register-to-register. Untuk setiap edge kait di register tujuan, Timing Analyzer menggunakan clock edge terdekat sebelumnya di register sumber sebagai edge peluncuran.
Pada Gambar 1, dua hubungan pengaturan didefinisikan dan diberi label Pengaturan A dan Pengaturan B. Untuk edge kait pada 10 ns, clock terdekat yang bertindak sebagai edge peluncuran pada 3 ns dan diberi label Setup A. Untuk edge kait pada 20 ns, clock terdekat yang bertindak sebagai edge peluncuran adalah pada 19 ns dan diberi label Setup B.
Timing Analyzer melaporkan hasil dari pengaturan clock akan memeriksa sebagai nilai kendur. Slack adalah margin yang persyaratan waktunya terpenuhi atau tidak terpenuhi. Kelengahan positif mengindikasikan margin persyaratan terpenuhi, dan kendur negatif menunjukkan margin yang tidak terpenuhi persyaratannya. Penganalisis Waktu menentukan kelonggaran pengaturan clock seperti yang ditunjukkan dalam Equation 1 untuk jalur register-to-register internal.
Persamaan 1
Clock Setup Slack = Data Diperlukan Waktu – Waktu Kedatangan Data
Data Diperlukan = Waktu Kedatangan Clock – μtSU – Ketidakpastian Pengaturan
Waktu Clock Arrival = Latch Edge + Clock Network Delay to Destination Register
Waktu Kedatangan Data = Penundaan Jaringan Edge + Clock Network Delay Source Register + μtCO + Penundaan Register-to-Register
Jika jalur data dari port input ke register internal, Timing Analyzer menggunakan persamaan yang ditunjukkan dalam Persamaan 2 untuk menghitung waktu kendur pengaturan.
Persamaan 2
Waktu Slack Pengaturan Clock = Data Diperlukan Waktu – Waktu Kedatangan Data
Waktu Kedatangan Data = Launch Edge + Penundaan Jaringan Clock ke Register Sumber + Penundaan Maksimum Input Pin + Pin untuk Mendaftar Tunda
Waktu Yang Diperlukan Data = Latch Edge + Clock Network Delay to Destination Register – μtSU
Jika jalur data adalah register internal ke port output, Timing Analyzer menggunakan persamaan yang ditunjukkan dalam Persamaan 3 untuk menghitung waktu slack pengaturan.
Persamaan 3
Waktu Slack Pengaturan Clock = Data Diperlukan Waktu – Waktu Kedatangan Data
Waktu Kedatangan Data = Peluncuran Edge + Penundaan Jaringan Clock ke Register Sumber + μtCO + Daftar ke Penundaan Pin
Waktu Yang Diperlukan Data = Latch Edge + Clock Network Delay to Destination Register – Output Penundaan Maksimum Pin
Pemeriksaan Clock Hold
Untuk melakukan pemeriksaan penahanan clock, penganalisis Timing Analyzer menentukan hubungan penangguhan untuk setiap kemungkinan hubungan pengaturan yang ada untuk semua pasangan register sumber dan tujuan. Timing Analyzer memeriksa semua edge clock yang berdekatan dari semua hubungan pengaturan untuk menentukan hubungan penahanan. Penganalisis Timing Analyzer melakukan pemeriksaan dua kali untuk setiap hubungan pengaturan. Pemeriksaan penahanan pertama menentukan bahwa data yang diluncurkan oleh edge peluncuran saat ini tidak ditangkap oleh edge kait sebelumnya. Pemeriksaan penahan kedua menentukan bahwa data yang diluncurkan pada edge peluncuran berikutnya tidak ditangkap oleh edge kait saat ini.
Gambar 2 menunjukkan dua hubungan pengaturan berlabel Pengaturan A dan Pengaturan B. Pemeriksaan penangguhan pertama berlabel Tahan Pemeriksaan A1 dan Tahan Pemeriksaan B1 untuk Pengaturan A dan Pengaturan B. Pemeriksaan penangguhan kedua berlabel Tahan Pemeriksaan A2 dan Tahan Pemeriksaan B2 untuk Pengaturan A dan Pengaturan B.
Dari kemungkinan hubungan yang ada, Timing Analyzer memilih hold relationship yang paling ketat. Hubungan penahan dengan perbedaan terkecil antara tepi kait dan peluncuran (yaitu, kait– peluncuran dan bukan nilai absolut dari kait – peluncuran) dipilih karena ini menentukan penundaan minimum yang diperbolehkan untuk jalur register-to-register. Untuk Gambar 2, hubungan penahanan yang dipilih adalah Tahan Pemeriksaan A2. Penganalisis Waktu menentukan kelonggaran penahanan clock seperti yang ditunjukkan dalam Persamaan 4.
Persamaan 4
Clock Hold Slack = Waktu Kedatangan Data – Data Diperlukan Waktu
Waktu Yang Diperlukan Data = Waktu Kedatangan Clock +μtH + Tahan Ketidakpastian
Waktu Clock Arrival = Latch Edge + Clock Network Delay to Destination Register
Waktu Kedatangan Data = Launch Edge + Penundaan Jaringan Clock ke Register Sumber +μtCO+ Daftar untuk Mendaftar Tunda
Jika jalur data dari port input ke register internal, Timing Analyzer menggunakan persamaan yang ditunjukkan dalam Persamaan 5 untuk menghitung waktu penahanan.
Persamaan 5
Waktu Slack Pengaturan Clock = Waktu Kedatangan Data – Data Diperlukan Waktu
Waktu Kedatangan Data = Launch Edge + Penundaan Jaringan Clock ke Register Sumber + Penundaan Minimum Input Pin + Pin untuk MendaftarKan Penundaan
Waktu Yang Diperlukan Data = Latch Edge + Penundaan Jaringan Clock ke Register Tujuan + μtH
Jika jalur data adalah register internal ke port output, Timing Analyzer menggunakan persamaan yang ditunjukkan dalam Persamaan 6 untuk menghitung waktu penahanan.
Persamaan 6
Waktu Slack Pengaturan Clock = Waktu Kedatangan Data – Data Diperlukan Waktu
Waktu Kedatangan Data = Peluncuran Edge + Penundaan Jaringan Clock ke Register Sumber + μtCO + Daftar ke Penundaan Pin
Waktu Yang Diperlukan Data = Latch Edge + Clock Network Delay ke Register Tujuan – Penundaan Minimum Output pin
Pemulihan dan Penghapusan
Waktu pemulihan adalah durasi minimum sinyal kontrol asynchronous, misalnya, dan preset, harus stabil sebelum clock edge aktif berikutnya. Perhitungan waktu slack pemulihan mirip dengan perhitungan waktu slack pengaturan clock, tetapi menerapkan sinyal kontrol asynchronous. Jika kontrol asynchronous terdaftar, Timing Analyzer menggunakan Persamaan 7 untuk menghitung waktu kendur pemulihan.
Persamaan 7
Waktu Pemulihan Slack = Data Diperlukan Waktu – Waktu Kedatangan Data
Waktu Kedatangan Data = Peluncuran Edge + Penundaan Jaringan Clock ke Register Sumber + μtCO+ Daftar untuk Mendaftar Tunda
Waktu Yang Diperlukan Data = Latch Edge + Clock Network Delay to Destination Register – μtSU
Jika kontrol asynchronous tidak terdaftar, Timing Analyzer menggunakan persamaan yang ditunjukkan dalam Persamaan 8 untuk menghitung waktu kendur pemulihan.
Persamaan 8
Waktu Pemulihan Slack = Data Diperlukan Waktu – Waktu Kedatangan Data
Waktu Kedatangan Data = Launch Edge + Penundaan Input Maksimum + Port untuk Penundaan Pendaftaran
Waktu Yang Diperlukan Data = Latch Edge + Clock Network Delay ke Destinasi Register Delay – μtSU
Catatan: Jika sinyal reset asynchronous berasal dari port (I/O perangkat), Anda harus membuat penugasan Input Maximum Delay ke pin reset asynchronous untuk Penganalisis Waktu untuk melakukan analisis pemulihan pada jalur tersebut.
Waktu penghapusan adalah durasi minimum sinyal kontrol asynchronous harus stabil setelah clock edge aktif. Perhitungan waktu slack penghapusan Timing Analyzer mirip dengan perhitungan clock hold slack, tetapi menerapkan sinyal kontrol asynchronous. Jika kontrol asynchronous terdaftar, Timing Analyzer menggunakan persamaan yang ditunjukkan dalam Persamaan 9 untuk menghitung waktu slack penghapusan.
Persamaan 9
Waktu Slack Penghapusan = Kedatangan Data
Waktu – Waktu yang Diperlukan Data
Waktu Kedatangan Data = Launch Edge + Clock Network Delay ke Register Sumber + μtCOdari Source Register + Daftar untuk Mendaftar Tunda
Waktu Yang Diperlukan Data = Latch Edge + Penundaan Jaringan Clock ke Register Tujuan + μtH
Jika kontrol asynchronous tidak terdaftar, Timing Analyzer menggunakan persamaan yang ditunjukkan dalam Persamaan 10 untuk menghitung waktu slack penghapusan.
Persamaan 10
Waktu Slack Penghapusan = Waktu Kedatangan Data – Data Diperlukan Waktu
Waktu Kedatangan Data = Launch Edge + Input Penundaan Minimum Pin + Pin Minimum untuk Penundaan Pendaftaran
Waktu Yang Diperlukan Data = Latch Edge + Clock Network Delay ke Register Tujuan +μtH
Catatan: Jika sinyal reset asynchronous berasal dari pin perangkat, Anda harus menentukan batasan Input Minimum Delay pada pin reset asynchronous untuk Penganalisis Waktu untuk melakukan analisis penghapusan pada jalur ini.
Jalur Multicycle
Jalur multicycle adalah jalur data yang memerlukan lebih dari satu siklus clock untuk mengaitkan data di register tujuan. Misalnya, register mungkin diperlukan untuk merekam data pada setiap kenaikan clock edge detik atau ketiga.
Gambar 3 menunjukkan contoh jalur multicycle antara register input dan register output multiplier di mana tujuan menyimpan data di setiap clock edge lainnya. Lihat Perintah set_multicycle_path Penganalisis Waktu untuk informasi tentang perintah set_multicycle_path.
Halaman berikut memberikan informasi tentang perintah SDC untuk menjelaskan karakteristik clock dan clock.