Dengan set_multicycle_pathperintah Synopsys® Design Constraint (SDC), Anda dapat menentukan jumlah siklus clock yang diperbolehkan, sehubungan dengan clock tujuan atau sumber, untuk data yang akan disebarkan antara register sumber dan tujuan. Hal ini berguna dalam skenario yang ditunjukkan pada Gambar 1.
Gambar 1 menunjukkan sirkuit sederhana di mana multicycle 2 diperlukan untuk register reg2tujuan . Register reg2 harus mengaitkan data tersebut setiap siklus clock kedua.
Perintah SDC di bawah ini membatasi clock di sirkuit di atas.
#Constrain the base clock
create_clock -period 10.000 [get_ports clk_in]
#Constrain the PLL output clock
create_generated_clock -source inst|inclk[0] -multiply_by 2 \
-name inst|clk[1] inst|clk[1]
#Constrain the input and output ports
set_input_delay -clock clk_in 1.2 [get_ports data_in]
set_input_delay -clock clk_in 1.5 [get_ports async_rst]
set_output_delay -clock clk_in 2 [get_ports data_out]
#Apply a multicycle of 2 to registers reg1 and reg2
#By default the multicycle is relative to the destination clock waveform
set_multicycle_path -setup -end -from [get_pins reg1|clk] -to [get_pins reg2|*] 2
Unduh contoh sirkuit multicycle_exception.qar.
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.