FPGA IV Stratix III dan Stratix memiliki blok pemrosesan sinyal digital (DSP) performa tinggi khusus yang dioptimalkan untuk aplikasi DSP. Templat ini menunjukkan contoh cara menyimpulkan blok DSP dengan fitur yang berbeda dari kode HDL Verilog di Stratix III dan Stratix perangkat IV.
Setiap operasi DSP berikut (dengan sumber daya yang digunakan dalam contoh) cocok dengan satu elemen blok DSP 18 bit:
- Empat multiplier adder
- Empat akumulator multiplier
- Empat multiplier adder dengan input shift registered
- Perkalian kompleks
- Delapan multiplier adder dengan rantai tambahan output
Selain itu, ketika pengemasan register terjadi untuk salah satu operasi DSP ini, tidak ada sel logika tambahan yang diperlukan untuk register.
Unduh file yang digunakan dalam contoh ini:
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.
File dalam unduhan zip meliputi:
- four_mult_add - folder berisi proyek perangkat lunak pengembangan Quartus® II dan file sumber untuk contoh adder empat multiplier
- four_mult_accum - folder berisi berkas proyek dan sumber Quartus II untuk contoh akumulator empat multiplier
- four_mult_add_shift_register_input - folder berisi proyek Quartus II dan berkas sumber untuk empat multiplier adder dengan contoh masukan yang terdaftar shift
- complex_mult - folder berisi berkas proyek dan sumber Quartus II untuk contoh perkalian kompleks
- sum_of_eight_adder_chain - folder berisi berkas proyek dan sumber Quartus II untuk delapan multiplier adder dengan contoh rantai tambahan output