Contoh ini menguraikan penghitung yang dapat dimuat 8 bit dengan fungsi hitungan. Konstruksi yang selalu disorot dalam teks merah menjelaskan bagaimana penghitung harus berperilaku.
Untuk informasi lebih lanjut tentang Verilog, kunjungi:
behav_counter.v
modul behav_counter( d, clk, clear, load, up_down, qd); Input Deklarasi Port [7:0] d; clk masukan; hapus input; beban masukan; up_down input; keluaran [7:0] qd; reg [7:0] cnt; selalu @ (posedge clk) dimulai jika (!clear) cnt <= 8'h00; lain jika (muat) cnt <= d; lain jika (up_down) cnt <= cnt + 1; cnt <= cnt - 1; akhir menetapkan qd = cnt; endmodule