HDL Verilog: Penghitung Parameter

author-image

Oleh

Contoh ini menunjukkan cara instantiate fungsi LPM dalam Verilog HDL. Dalam hal ini, LPM_COUNTER diinteksi menggunakan port aclr, clock, dan q. Nilai parameter diatur dengan kata kunci defparam, seperti yang ditunjukkan dalam teks merah. Pemetaan port dan nama parameter disebut oleh operator periode (.) setelah nama variabel. Dalam hal ini, variabelnya adalah u1.

Untuk informasi lebih lanjut tentang penggunaan contoh ini dalam proyek Anda, kunjungi:

check_lpm.v

modul check_lpm ( clk, reset, q);

Clk input   Deklarasi Port;   reset input;
keluaran  [7:0] q;

lpm_counter u1 (.aclr(reset), .clock(clk), .q(q));
u1.lpm_width defparam= 8;
defparam u1.lpm_direction=

endmodule "UP"

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.