VHDL: Penambahan/Subtraktor

author-image

Oleh

Contoh ini menguraikan dua input desain adder/subtractor ter parameter dalam VHDL. Multipleks unit desain menambah dan mengurangi operasi dengan input addnsub . Alat sintesis mendeteksi penambahan dan pengurangan unit dalam kode HDL yang berbagi input dan yang outputnya di-multiplex oleh sinyal umum. Infersi perangkat lunak lpm_addsub megafungsi untuk desain tambahan/pengurangan tersebut.

Gambar 1. Diagram tingkat atas tambahan/subtraktor.

Unduh file yang digunakan dalam contoh ini:

Tabel 1. Daftar Port Tambahan/Subtraktor

Nama Port

Jenis

Deskripsi

a[4:0], b[4:0]

Input

Input data 4-bit untuk adder/subtractor

addnsub

Input

Input multiplexing untuk operasi tambahan dan kurangi

hasil[5.0]

Output

Keluaran 5-bit bersama dengan carry/borrow 1 bit
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.