Contoh ini menguraikan desain RAM sinkronis dual clock 64-bit x 8-bit dengan alamat baca dan tulis terpisah di VHDL. Alat sintesis dapat mendeteksi desain RAM dalam kode HDL dan secara otomatis menyimpulkan megafungsi altsyncram atau altdpram tergantung pada arsitektur perangkat target.
Unduh file yang digunakan dalam contoh ini:
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Intel® Design Example License Agreement.
Tabel 1. Daftar Port RAM Dual Clock Synchronous
Nama Port |
Jenis |
Deskripsi |
|---|---|---|
data[7:0] |
Input |
Input data 8-bit |
raddr[5:0] |
Input |
Input alamat baca 6-bit |
waddr[5:0] |
Input |
Input alamat tulis 6-bit |
Kami |
Input |
Aktifkan tulis |
rclk |
Input |
Baca clock |
wclk |
Input |
Tulis clock |
q[7:0] |
Output |
Keluaran data 8-bit |