VHDL: Multiply-Adder Tanpa Tanda

author-image

Oleh

Contoh ini menguraikan desain multiply-adder tanpa tanda 8 bit dengan port I/O terdaftar di VHDL. Alat sintesis mendeteksi desain multiply-adder dalam kode HDL dan infer altmult_add megafungsi.

Gambar 1. Diagram tingkat atas multiply-adder tanpa tanda.

Unduh file yang digunakan dalam contoh ini:

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

Tabel 1. Daftar Port Multiply-Adder Tanpa Tanda

Deskripsi Jenis Nama Port
a, b, c, d Input Input 8-bit untuk unit multiply-adder
Clk Input Jam
aclr Input Asynchronous jelas
Hasil Output Output 16-bit dari unit multiply-adder
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.