ID Artikel: 000073774 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 17/12/2015

Bagaimana nilai Pembagi Fraksional PLL dihitung oleh perangkat lunak Quartus II saat menggunakan megafungsi PLL Altera?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dokumen terlampir menjelaskan bagaimana perangkat lunak Quartus® II menghitung parameter PLL Fractional Divison, ketika menggunakan megafungsi PLL Altera® dalam mode fraksional, dan bagaimana Anda dapat memasukkan nilai ini dalam megafungsi PLL Altera.

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 14 produk

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V E FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.