Memilih VHDL untuk QDR II dan QDR II SRAM Controller dengan UniPHY atau RLDRAM II Controller dengan UniPHY Memberikan Verilog HDL IP Core

Inti IP DisplayPort tidak menegaskan sinyal rx_vid_locked untuk desain Mode RBR. Penerima tidak menunjukkan data apa pun.

Anda tidak akan dapat menguji desain Anda dalam mode RBR dalam simulasi. Simulasi uji akhirnya habis setelah periode waktu tertentu.

Untuk menghasilkan inti IP VHDL, ikuti langkah-langkah berikut:

1. Dalam editor teks yang terbuka direktori <Quartus II>\ip\altera\uniphy\lib\altera_uniphy_qdrii_hw.tcl. �
2. Cari string "LANGUAGE" yang muncul dalam kode berikut: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. Ubah baris ini ke kode berikut: append param_str ",LANGUAGE=vhdl"�
4. Lanjutkan mencari kemunculan string berikutnya "LANGUAGE" yang muncul dalam kode berikut:if {[string compare -nocase [get_generation_property HDL_LANGUAGE]� verilog] == 0} {� add_file /.v {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VERILOG_FILE \[file� join $::quartus(qip_path) .v\]"� } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }�
5. Komentari baris if , baris else , dan blok kode di bagian persyaratan sehingga kode di blok "else" selalu dieksekusi, mirip dengan kode berikut:# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} {� # add_file /.v {SYNTHESIS SUBDIR}� # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]"� # } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join� $::quartus(qip_path) .vhd\]" # }
6. Gunakan antarmuka MegaWizard untuk menghasilkan berbasis UniPHY Inti IP.

Untuk menghasilkan inti IP HDL Verilog, kembalikan file altera_uniphy_qdrii_hw.tcl asli.