ID Artikel: 000074074 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 03/11/2020

Mengapa saluran eSRAM Intel® Stratix® 10 FPGA IP gagal mengembalikan data yang benar?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • On-Chip Memory (RAM atau ROM) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketika IP eSRAM Intel® Stratix® 10 FPGA disertakan dalam desain Anda, Anda mungkin melihat data yang salah atau semua data "nol" di beberapa saluran.

    Resolusi

    Untuk mengatasi masalah ini, sertakan Intel® FPGA IP Rilis Reset dan hubungkan sinyal output nINIT_DONE dari Intel FPGA IP Reset Release ke sinyal input c_sd_n_0 dari eSRAM Intel Stratix® 10 FPGA IP.

     

    Informasi ini disertakan dalam Panduan Pengguna Memori Tertanam Intel Stratix 10.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.