ID Artikel: 000074074 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 03/11/2020

Mengapa saluran eSRAM Intel® Stratix® 10 FPGA IP gagal mengembalikan data yang benar?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    On-Chip Memory (RAM atau ROM) Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ketika IP eSRAM Intel® Stratix® 10 FPGA disertakan dalam desain Anda, Anda mungkin melihat data yang salah atau semua data "nol" di beberapa saluran.

Resolusi

Untuk mengatasi masalah ini, sertakan Intel® FPGA IP Rilis Reset dan hubungkan sinyal output nINIT_DONE dari Intel FPGA IP Reset Release ke sinyal input c_sd_n_0 dari eSRAM Intel Stratix® 10 FPGA IP.

 

Informasi ini disertakan dalam Panduan Pengguna Memori Tertanam Intel Stratix 10.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Intel® Stratix® 10 MX FPGA
Intel® Stratix® 10 TX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.