ID Artikel: 000074124 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/06/2019

Mengapa saya mengamati frekuensi yang salah dari keluaran IP IOPLL bertingkat dalam simulasi?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat frekuensi atau perilaku yang salah selama simulasi IOPLL IP bertingkat untuk perangkat Intel® Arria® 10, Intel Cyclone® 10 GX, dan Intel® Stratix® 10.

    Hal ini disebabkan oleh bug dalam model simulasi sederhana yang dihasilkan dari IP IOPLL secara bawaan.

    Resolusi

    Untuk mengatasi hal ini, aktifkan opsi PLL Auto Reset dalam Pengaturan PLL Fisik sebelum IOPLL PEMBUATAN IP. Hal ini memungkinkan model simulasi lanjutan, yang tidak terpengaruh oleh masalah ini.

    Masalah ini telah diperbaiki di Intel® Quartus® Prime Software versi 22.1

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA
    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.