ID Artikel: 000074131 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 10/06/2019

Mengapa IP pemeriksa pola data Avalon-ST gagal mengatur ulang semua penghitung dan statistik internal ketika bit RST counter control register diatur ke 1?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • Intel® Quartus® Prime Edisi Pro
  • Verifikasi
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam Panduan Pengguna Embedded Peripherals IP (UG-01085 | 2019.04.01), panduan ini salah mendefinisikan register kontrol counter bit RST sebagai bit[8] pada Tabel 398. Deskripsi Lapangan Kontrol Counter.
    Faktanya, bit RST harus sedikit[1].
    Anda dapat mengatur ulang semua penghitung dan statistik dengan menulis bit[1] dari counter control register ke 1.

    Resolusi

    Masalah ini saat ini dijadwalkan untuk diselesaikan dalam rilis Panduan Pengguna IP Periferal Tertanam di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 6 produk

    Intel® Cyclone® 10 GX FPGA
    Cyclone® IV E FPGA
    Intel® Stratix® 10 GX FPGA
    Intel® Cyclone® 10 LP FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Stratix® 10 TX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.