Deskripsi
Saat Anda menghasilkan contoh desain JESD204B dengan konfigurasi L=8, selama Kompilasi quartus dari contoh desain, Anda akan mengalami hal penting berikut Peringatan:
Critical Warning (18234): ATX PLLs < module name 1 > and < module name 2 > are < 0 > ATX PLLs apart. ATX PLLs with VCO frequencies within 100 MHz of each other must be separated by < 3 > or more ATX PLLs. The < 3 > or more intervening ATX PLLs can be operated at different VCO frequencies. Modify the ATX PLLs location constraints in the Assignment Editor to make ATX PLLs at least < 3 > ATX PLLS apart.
Resolusi
Untuk terus menggunakan transiver dalam mode tidak terikat, tetapkan ulang data serial pin di bank non-berurutan yang akan memenuhi persyaratan penspasian minimum dari PLL ATX. Untuk mode berikat, gunakan SATU ATX PLL dalam konfigurasi ikatan xN ke clock saluran transiver di dua bank.
Masalah ini akan diperbaiki dalam rilis mendatang.