ID Artikel: 000074469 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/06/2014

Mengapa perangkat lunak Quartus® II gagal memasukkan lebih dari empat grup IP BaseKR 40G ke dalam satu sisi perangkat Intel® Stratix® V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ketika Anda menempatkan lebih dari empat grup IP BaseKR 40G di satu sisi perangkat Stratix® V, Anda mungkin mendapatkan pesan galat berikut:

Galat (175001): Tidak dapat menempatkan PLL pecahan

Galat (177012): Rute dari output umpan balik PLL fraksi ke PLL pecahan padat

Galat ini disebabkan oleh kemacetan clock umpan balik fPLL yang disebabkan oleh fPLL yang memerlukan sumber daya perutean tambahan untuk kompensasi clock referensi.

Resolusi

Untuk mengatasi masalah ini, Anda dapat mengubah mode kompensasi PLL Anda ke mode "Kompensasi Langsung" dengan menambahkan baris berikut ke file File Pengaturan Quartus® II (.qsf) Anda.

set_instance_assignment -name PLL_COMPENSATION_MODE DIRECT -to*| |alt_e40_pma_sv_kr4:GEN_40BIT_PMA_SV. GEN_KR4_SV.pma|altera_pll_156M~FRACTIONAL_PLL

Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang

Produk Terkait

Artikel ini berlaku untuk 2 produk

Stratix® V GX FPGA
Stratix® V GS FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.