Lebar data port master kontroler DMA mungkin lebih sempit dari yang diharapkan jika komponen belum menerima informasi yang benar tentang lebar slave yang terpasang dari Qsys.
Port induk kontroler DMA (read_master dan write_master) secara dinamis diukur agar sesuai dengan slave terluas yang melekat pada master. Jika port master terhubung ke bridge yang diekspor, informasi tentang lebar data tidak disebarkan ke kontroler DMA dengan benar.
Dalam situasi di mana lebar data belum disebarkan ke komponen kontroler DMA dengan benar, lebar data mungkin ditimpa dengan membuat komponen yang mengatur lebar data dengan benar untuk Qsys, tetapi tidak berpengaruh pada fungsionalitas kode.
Contoh bridge yang dapat digunakan untuk mengatur lebar data port master DMA ke 128-bit dan lebar alamat ke 20-bit dapat diunduh menggunakan tautan ini:
Anda dapat menggunakan contoh ini sebagai dasar untuk membuat komponen lain yang mengatur lebar dan lebar alamat data ke nilai yang Anda pilih.
Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus® II di masa mendatang