ID Artikel: 000074551 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 03/10/2012

Peringatan (*): Filter yang diabaikan: sv_reconfig_pma_testbus_clk tidak dapat dicocokkan dengan clock

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 12.0sp2 dan sebelumnya, Anda mungkin melihat peringatan ini selama pemasangan (tempat & rute) jika desain Anda memiliki beberapa Altera® Pengonfigurasi Ulang transiver.

    Resolusi

    Untuk mengatasi masalah ini, tambahkan batasan "create_generated_clock" baru untuk setiap batasan transceiver Reconfiguration Controller yang diabaikan "sv_reconfig_pma_testbus_clk". Batasan baru harus ditambahkan ke file SDC pengguna. Berikut adalah contoh untuk dua kontroler konfigurasi ulang yang bernama INST_A dan INST_B.

    create_generated_clock -name sv_reconfig_pma_testbus_clk_A -source [get_pins -compatibility_mode -no_duplicates* INST_A |basic|s5|reg_init[0]|clk] -divide_by 1 [get_registers INST_A*sv_xcvr_reconfig_basic:s5|*alt_xcvr_arbiter:pif*|*grant*]

    create_generated_clock -name sv_reconfig_pma_testbus_clk_B -source [get_pins -compatibility_mode -no_duplicates INST_B*|basic|s5|reg_init[0]|clk] -divide_by 1 [get_registers INST_B*sv_xcvr_reconfig_basic:s5|*alt_xcvr_arbiter:pif*|*grant*]

    Masalah ini dijadwalkan untuk diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Stratix® V GS FPGA
    Stratix® IV GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.