Megafungsi ALTLVDS_RX memberikan pilihan daftar tarik-turun terbatas untuk mengatur hubungan clock dan data dalam mode non-DPA. Parameternya adalah Apa keselarasan fase 'rx_in' sehubungan dengan 'rx_inclock'. Dengan mengatur parameter ini, megafungsi ALTLVDS_RX menghitung fase penangkapan yang tepat untuk data serial.
Nilai pergeseran fase berdasarkan periode rx_inclock, yang dapat bervariasi tergantung pada antarmuka Anda. Berikut adalah skenario penggunaan yang umum rx_inclock:
- Satu rx_inclock periode untuk semua bit seri per kata (clock laju data tunggal)
- Dua rx_inclock periode untuk semua bit seri per kata (clock laju data ganda)
- Jumlah periode rx_inclock yang sama untuk semua bit seri per kata (clock kecepatan data penuh)
Pemilihan shift fase yang tersedia dalam megafungsi mengatur clock capture ke posisi yang berbeda dalam data serial. Hal ini berdasarkan pada jumlah periode rx_inclock untuk jumlah bit seri per kata (faktor deserialisasi). Kemampuan Anda untuk menentukan pergeseran fase dalam satu periode bit data tergantung pada berapa rx_inclock periode yang terjadi untuk setiap kata seri yang diterima.
Misalnya, pertimbangkan antarmuka dengan parameter berikut:
- Kecepatan data = 800 Mbps
- Faktor deserialisasi = 8
- rx_inclock = 100 MHz
Dalam hal ini, ada satu periode rx_inclock untuk ke-8 bit seri yang diterima. Jadi, setiap pengaturan yang Anda pilih dengan peningkatan 45 derajat dalam megafungsi ALTLVDS_RX (0, 45, 90 derajat, dsb) menetapkan fase penangkapan pada posisi bit yang berbeda dalam kata seri. Pengaturan ini tidak akan mengubah posisi penangkapan fase dalam waktu sedikit. Setiap pilihan ini menghasilkan keselarasan kata yang berbeda pada sisi paralel antarmuka.
Pertimbangkan contoh kedua dengan parameter berikut:
- Kecepatan data = 800 Mbps
- Faktor deserialisasi = 8
- rx_inclock = 800 MHz
Dalam hal ini, ada satu periode rx_inclock untuk setiap periode bit seri. Setiap pengaturan yang Anda pilih akan mengubah fase penangkapan dalam waktu satu bit.
Mungkin ada beberapa kasus di mana Anda ingin mengatur fase penangkapan pada posisi yang tidak memungkinkan menggunakan pilihan daftar tarik-turun megafungsi ALTLVDS_RX untuk Penyelarasan fase 'rx_in' terkait dengan parameter 'rx_inclock' .
Jumlah total kemungkinan posisi fase capture tergantung pada faktor deserialisasi antarmuka. Untuk setiap periode bit serial, ada 8 fase yang tersedia dari clock cepat. Clock cepat beroperasi pada bit rate serial.
Jumlah total kemungkinan fase penangkapan adalah sama dengan 8 * faktor deserialisasi.
Dalam contoh di atas, faktor deserialisasi adalah 8, sehingga total ada 64 posisi fase yang tersedia untuk mengatur clock capture di semua 8 bit kata seri. Anda dapat memilih untuk mengatur fase penangkapan dalam satu posisi bit, pada posisi bit yang berbeda, atau kombinasi keduanya dengan mengubah berkas variasi ALTLVDS_RX.
Nilai fase hukum harus dalam kenaikan yang setara dengan periode clock cepat yang dibagi 8. Setiap kenaikan pergantian fase 8 sama dengan satu bit periode. Menggunakan parameter dari Contoh 1 di atas, jika Anda ingin menentukan kenaikan edge dari rx_inclock yang akan diselaraskan di bit seri ketiga dari kata 8 bit, Anda memerlukan total 20 kenaikan shift fase (kenaikan 8 fase untuk setiap periode dua bit pertama, ditambah peningkatan fase 4 untuk kenaikan edge yang diselaraskan pusat pada periode bit ketiga).
Clock cepat dalam contoh ini beroperasi pada 800 MHz, sama dengan kecepatan data. Periode clock cepat adalah 1,25 ns, yang menghasilkan kenaikan 156,25 ps per shift fase. Total perubahan fase yang diperlukan dalam contoh ini untuk menjelaskan clock input dan hubungan data adalah 20 * 156,25 ps = 3,125 ns.
Setelah Anda menghitung nilai shift fase yang diinginkan, masukkan nilainya di file variasi ALTLVDS_RX. Buka file dan temukan parameter berikut:
Untuk Verilog: ALTLVDS_RX_component.inclock_phase_shift
Untuk VHDL: inclock_phase_shift
Masukkan nilai yang Anda hitung, unitnya adalah picosecond.
Catatan: Bit paling signifikan (MSB) dari data serial mungkin bukan MSB dari data paralel deserialisasi pada port rx_out dari megafungsi ALTLVDS_RX. Anda harus menggunakan sirkuit bitslip untuk mengatur batas kata di sisi paralel.
Untuk informasi lebih lanjut, lihat bagian Menyelaraskan Batasan Word dari Panduan Pengguna Megafungsi/Penerima SERDES LVDS (ALTLVDS_TX dan ALTLVDS_RX) Megafungsi (PDF).