ID Artikel: 000074887 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 15/06/2017

Galat (15847): Nilai ilegal "tidak ada" untuk parameter ena_register_mode di Clock Control Block "altclk_ext_CIVE_altclkctrl_0:xaltclk_ext_CIVE_altclkctrl_0_inst|altclk_ext_CIVE_altclkctrl_0_sub:altclk_ext_CIVE_altclkctrl_0_sub_component|cl...

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • ALTCLKCTRL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat galat ini di Intel® Quartus® Prime Standard Software versi 16.1 saat mengkompilasi desain IV Cyclone® dengan contoh IP Clock Control Block (ALTCLKCTRL) dengan port "ena" diaktifkan.

    Galat (15847): Nilai ilegal "tidak ada" untuk parameter ena_register_mode di Clock Control Block "altclk_ext_CIVE_altclkctrl_0:xaltclk_ext_CIVE_altclkctrl_0_inst|altclk_ext_CIVE_altclkctrl_0_sub:altclk_ext_CIVE_altclkctrl_0_sub_component|clkctrl1" -- nilai harus "double register" ketika input ena digunakan dan jenis clock adalah "Keluaran Clock Eksternal"

    Resolusi

    Untuk mengatasi masalah ini, ubah register_ena_mode di RTL yang dihasilkan otomatis secara manual dari "none" menjadi "double register."

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Standar versi 17.1.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA Cyclone® IV

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.