ID Artikel: 000074935 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/07/2019

Mengapa kelambatan Clock Control Block Intel® FPGA IP (ALTCLKCTRL) tidak dinonaktifkan ketika input ena dimatikan?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • ALTCLKCTRL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat masalah ini jika Clock Control Block Intel® FPGA IP (ALTCLKCTRL) dikonfigurasi dengan mode "Untuk jalur eksternal".

    Ini karena input ena tidak digunakan secara internal dalam mode ini.

    Resolusi

    Tidak ada solusi untuk masalah ini.

    Informasi ini akan diperbarui dalam versi Clock Control Block (ALTCLKCTRL) IP Core Guide di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Cyclone® V FPGA dan SoC FPGA
    Arria® V FPGA dan SoC FPGA
    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.