ID Artikel: 000074947 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 21/02/2014

Apakah mungkin untuk mengaktifkan atau menonaktifkan jaringan Global Clock (GCLK) atau Regional clock (RCLK) secara dinamis yang mendorong fPLL dalam perangkat V Stratix® V, Arria® V, atau Cyclone® V?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Tidak, Anda tidak dapat mengaktifkan atau menonaktifkan jaringan Clock Global (GCLK) atau Clock Regional (RCLK) secara dinamis yang mendorong fPLL di perangkat Stratix® V, Arria® V, atau Cyclone® V.

    Namun, karena masalah dalam perangkat lunak Quartus® II versi 13.1 dan sebelumnya, jika Anda menggunakan sinyal aktif pada blok kontrol clock yang mendorong fPLL, kompilasi tidak akan gagal.

     

    Resolusi

    Versi masa depan perangkat lunak Quartus II dijadwalkan untuk menghasilkan pesan galat/peringatan ketika Anda menggunakan sinyal aktif pada blok kontrol clock yang mendorong fPLL,

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.