Galat ini akan terjadi jika Anda memiliki beberapa induk (master untuk berbagi PLL/DLL) inti kontroler antarmuka memori eksternal yang diberi makan hanya oleh satu pin input clock di perangkat Stratix V. Setiap antarmuka utama harus didorong oleh PLL terpisah, karena setiap PLL hanya dapat mengendarai satu pohon clock PHY. Jika Anda mencoba untuk memberi semua PLL antarmuka melalui satu input clock, Fitter akan mencoba menggunakan satu PLL saja dan memberikan galat yang ditentukan di atas.
Untuk menghindari galat ini, pastikan Anda memberikan clock input terpisah ke setiap antarmuka master sehingga pas menggunakan PLL terpisah untuk setiap antarmuka master dan tidak mencoba menggunakan hanya satu PLL untuk semua kontroler master.
Pesan Kesalahan:
Galat: Tidak dapat menempatkan PHY_CLKBUF {instance_name}:{instance_name}_inst| {instance_name}_0002: {instance_name}_inst| {instance_name}_p0:p0| {instance_name}_p0_controller_phy:controller_phy_inst| {instance_name}_p0_memphy_top:memphy_top_inst|uphy_clkbuf_memphyError: lokasi PHY_CLKBUF sibuk