Deskripsi
Anda mungkin mendapatkan peringatan ini di perangkat lunak Quartus® II saat mensintesis integer yang tidak ditandatangani dalam HDL Verilog seperti yang ditunjukkan pada contoh di bawah ini:
reg [8:0] COUNT;
always @ (posedge CLK or posedge RST)
begin
COUNT = COUNT 1;
Anda mendapatkan peringatan ini karena 1 adalah literal integer tak terukur yang bawaannya ke 32 bit.
Resolusi
Untuk menghindari peringatan ini, gunakan 1'b1 alih-alih 1.
COUNT = COUNT 1'b1;