ID Artikel: 000075173 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 24/11/2014

Galat (10170): Galat sintaks HDL Verilog di <verilog_file>.v(line_number) dekat teks ","; mengharapkan sebuah operan</verilog_file>

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 13.1 dan yang lebih baru, Anda mungkin mendapatkan galat berikut saat mengkompilasi file HDL Verilog yang telah dikonversi dari File Desain Blok (. bdf).

    Penyebab kesalahan adalah karena berkas HDL Verilog yang dihasilkan memiliki koma tambahan pada koneksi port.

    Resolusi

    Untuk mengatasi galat tersebut, hapus koma tambahan di <Verilog_file>.v(line_number) secara manual.

    Masalah ini adalah jadwal untuk diperbaiki dalam rilis perangkat lunak Quartus II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Perangkat yang Dapat Diprogram Intel®

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.