ID Artikel: 000075194 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 09/12/2014

Bagaimana cara memilih lebar data 16 bit untuk IP DDR3 SDRAM UniPHY di tab IP EPE Cyclone® V?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • DDR3 SDRAM Controller dengan UniPHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Tab IP EPE V Cyclone® tidak memiliki opsi lebar data 16 bit untuk IP DDR3 SDRAM UniPHY.

     

     

    Resolusi

    Pilih 32-bit dan modifikasi instantiasi secara manual di tab I/O (misalnya, sesuaikan jumlah pin - pin # dq, #dqs pin) untuk membuat instantiasi 16 bit.

    Gunakan kembali entri dari opsi 32-bit untuk tab CLK, PLL, RAM, dan Logika untuk memperkirakan daya 16 bit.

    Produk Terkait

    Artikel ini berlaku untuk 6 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.