Karena masalah dalam perangkat lunak Quartus® Prime, register konfigurasi 0x24, 0x28, dan 0x2C mode Root Port PCI Express* Hard IP (PCIe* HIP) untuk perangkat Stratix® V, Arria® V, dan Cyclone® V tidak dapat ditulis. Ke-0 akan dikembalikan dari register ini.
0x24: Dasar/Batas Memori Prefetchable
0x28: Basis Memori Prefetchable Upper 32 Bit
0x2C: Batas Memori Prefetchable Upper 32 Bit
Buka file /synthesis/.v dengan editor teks.
Ubah '.prefetchable_mem_window_addr_width_hwtcl (0)' menjadi '.prefetchable_mem_window_addr_width_hwtcl (1)'.
Tutup editor, dan kompilasi proyek Quartus.
#Note masalah ini hanya untuk konfigurasi Port Root saja. Poin Akhir menggunakan lokasi register ini untuk BAR5, ID Perangkat Cadangan dan Subsistem/ID Vendor. Ini diprogram oleh host, aplikasi pengguna tidak boleh mencoba memprogram register ini. Dalam konfigurasi Titik Akhir, diharapkan untuk membaca semua 0 dari register ini.
Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus Prime Edisi Pro di masa mendatang.