ID Artikel: 000075375 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/03/2017

Mengapa Low Latency 40G dan 100 Gbps Ethernet MAC menghentikan sementara waktu kuanta lebih singkat dari yang diharapkan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Low Latency 40G 100G Ethernet
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Angka 802.3 standar IEEE 31b-2 menyatakan bahwa timer jeda tidak boleh dimuat dengan nilai kuanta yang diterima hingga pemancar diam.

    Aspek spesifikasi ini tidak diterapkan dalam implementasi kontrol aliran Latensi Rendah 40G dan 100 Gbps Ethernet MAC dan PHY Megacore® Function.

    Oleh karena itu, jika TX tidak siaga saat kuanta jeda dimuat, waktu jeda yang diminta mungkin lebih singkat dari yang diharapkan.

    Resolusi

    Masalah ini saat ini tidak dijadwalkan untuk diperbaiki.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.