ID Artikel: 000075441 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 17/12/2018

Saat menggunakan Intel® FPGA IP low latency Ethernet 10G MAC, mengapa sinyal avalon_st_rx_pfc_pause_data de-assert hanya untuk satu siklus clock setelah menerima permintaan XON dalam implementasi Flow Control (PFC) berbasis Prioritas?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Low Latency Ethernet 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dengan perangkat lunak Intel® Quartus® Prime versi 18.0 dan sebelumnya, sinyal data Low Latency Ethernet 10G MAC Intel® FPGA IP avalon_st_rx_pfc_pause_data batal ditegaskan hanya untuk satu siklus clock setelah menerima permintaan XON dalam implementasi PFC. Sinyal avalon_st_rx_pfc_pause_data terus ditegaskan hingga kuanta jeda kedaluwarsa atau menjadi nol.

    Resolusi

    Tidak ada solusi yang tersedia.

    Masalah ini telah diperbaiki mulai pada Intel® Quartus® Prime Pro versi 18.1.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA
    Intel® Cyclone® 10 FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.