ID Artikel: 000075653 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 12/09/2014

Galat: Parameter PLL Output Counter 'output_clock_frequency' diatur ke nilai ilegal <clock frequency=""> pada node gpll~PLL_OUTPUT_COUNTER'</clock>

Lingkungan

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin mendapatkan galat ini dalam perangkat lunak Quartus® II ketika Device Speed Grade yang dipilih di Altera Phase-Locked Loop (Altera PLL) IP Core MegaCore® tidak cocok dengan tingkat kecepatan perangkat Stratix® V, Arria® V, atau Cyclone® V target Anda.

    Resolusi Pastikan Device Speed Grade yang dipilih di Altera PLL IP Core MegaCore cocok dengan tingkat kecepatan perangkat target Anda.

    Produk Terkait

    Artikel ini berlaku untuk 18 produk

    Arria® V GZ FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V FPGA dan SoC FPGA
    Arria® V GT FPGA
    Arria® V SX SoC FPGA
    Cyclone® V FPGA dan SoC FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.