ID Artikel: 000075656 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/03/2021

Mengapa Intel® L-tile dan H-tile Avalon® Streaming dan Avalon® Memory Mapped IP untuk PCI Express* mengamati kesalahan/link down train yang dapat dikoreksi saat beroperasi dalam mode Port Akar Gen3?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
  • Avalon-MM Intel® Stratix® 10 Hard IP untuk PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Saat menggunakan Intel® L-tile dan H-tile Avalon® Streaming dan Avalon® Memory Mapped IP untuk PCI Express* dalam mode Root Port Gen3, kesalahan yang dapat diperbaiki atau pelatihan link down dapat diamati karena pengaturan bit preset sub-optimal untuk PCIe* Upstream Port (USP)/Downstream Port (DSP) Gen3 Root Port IP pada tile H dan tile L.

    Resolusi

    Tidak ada gunanya mengatasi masalah ini pada Intel® Quartus® Prime versi perangkat lunak 20.2 dan sebelumnya.

    Masalah ini telah diperbaiki di Intel® Quartus® Prime versi perangkat lunak 20.3 dan yang lebih baru.

    Jika meningkatkan dari versi perangkat lunak sebelumnya, IP harus dihasilkan dari bersih untuk menghindari inportasi pengaturan sub-optimal sebelumnya.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 NX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.