Deskripsi
Anda mungkin mendapatkan pesan peringatan ini jika clock keluaran PLL tidak dibatasi dengan benar di berkas SDC.
Batasi semua clock output PLL dengan salah satu cara berikut:
1. Gunakan 'derive_pll_clocks' untuk secara otomatis membatasi clock keluaran PLL, atau
2.Gunakan 'create_generated_clock' untuk membatasi clock keluaran PLL satu per satu.
Lihat Analisis PLL FPGA Performa Tinggi dengan TimeQuest (PDF) untuk detail lebih lanjut tentang analisis PLL dengan TimeQuest.