Jika Kontroler SDRAM DDR2(3) dengan UniPHY diterapkan di Qsys, dikonfigurasi untuk tidak menggunakan daya 2 Avalon® data bus, hanya satu koneksi yang dapat dibuat antara antarmuka utama dan antarmuka slave pada kontroler DDR2(3). Anda akan melihat pesan di atas jika Anda menghubungkan 2 master ke Kontroler SDRAM DDR2(3).
Jika diperlukan beberapa koneksi ke antarmuka slave Avalon pada Kontroler DDR2(3), tingkatkan ukuran sinyal data tulis dan baca master dengan kecanggihan 2 yang lebih besar dan terapkan gasket bus sederhana (komponen kustom) antara koneksi Master dan antarmuka slave pada kontroler DDR2(3). Gasket hanya akan melewati semua sinyal kecuali data tulis dan baca.
Untuk data tulis, gasket hanya akan melewati jumlah bit data yang diperlukan. Misalnya jika antarmuka memori yang diinginkan adalah 72 bit, lebar data kontroler half rate adalah 288. Master akan mengumpulkan bus data ke 512 dan memasang data tulis dengan 224 '0's dan gasket hanya akan melewati 288 bit yang diperlukan.
-- kirim bit data yang diinginkan ke DDR melalui antarmuka induk gasket
avm_m0_writedata <= avs_s0_writedata(287 downto 0);
Untuk data baca, gasket akan menjadi 288 bit teratas dengan '0's.
-- buat konstanta bantalan
PAD_DATA konstan: std_logic_vector(287 downto 0) := (lainnya => '0');
-- kirim data baca ke master melalui antarmuka slave gasket
avs_s0_readdata <= PAD_DATA &avm_m0_readdata