Untuk mengatasi masalah ini, kompilasi menggunakan versi perangkat lunak ModelSim yang didukung.
Atau, untuk simulasi HDL Verilog, edit file /eda/sim_lib/altera_lnsim.sv. Tambahkan automatic
ke baris 1150 dan baris 10397
line 1158:
automatic integer mega = 1000000;
line 10397:
automatic real factor = 10**9;
Untuk simulasi VHDL, tekan pesan galat dengan perintah berikut:
vlog -sv -suppress 2244 altera_lnsim_for_vhdl.sv