Saat menggunakan SERDES khusus melalui megafungsi ALTLVDS di perangkat Altera®, kecepatan data yang didukung ditampilkan dalam Spesifikasi I/O Kecepatan Tinggi dari masing-masing lembar data perangkat. Namun, kecepatan data ini berdasarkan frekuensi maksimum clock cepat yang dialihkan pada jaringan clock khusus dalam perangkat.
Frekuensi maksimum pada domain clock paralel bergantung pada desain. Faktor yang menentukan frekuensi maksimum domain clock paralel adalah:
- Kecepatan data
- Faktor serialisasi atau deserialisasi
- Tingkat kecepatan perangkat
- Jaringan clock domain paralel
Pelanggaran waktu dapat terjadi pada domain paralel (disebut juga sebagai clock lambat), terutama pada transfer domain clock serial secara paralel.
Faktor serialisasi dan deserialisasi akan menentukan kecepatan data paralel terkait dengan kecepatan data serial. Dengan asumsi Anda tidak dapat mengubah kecepatan data serial untuk sistem Anda, Anda dapat mengurangi kecepatan data paralel dengan meningkatkan faktor serialisasi untuk pemancar dan faktor deserialisasi untuk penerima.
Jika mengubah faktor serialisasi atau deserialisasi bukanlah pilihan untuk sistem Anda, Anda dapat menggunakan perangkat dengan tingkat kecepatan yang lebih cepat untuk membantu memenuhi persyaratan waktu Anda.
Anda juga dapat meningkatkan waktu domain clock paralel dengan memilih sumber daya perutean Regional atau Dua Regional untuk tx_coreclock dalam megafungsi ALTLVDS_TX, atau untuk rx_outclock dalam megafungsi ALTLVDS_RX. Perangkat lunak Quartus® II dapat memilih sumber daya perutean global secara bawaan. Saat menggunakan antarmuka I/O performa tinggi, jaringan clock regional dapat memberikan hasil waktu yang lebih baik.
Jika kipas untuktx_coreclock Atau rx_outclock dalam desain Anda memerlukan sumber daya global, Anda dapat menambahkan megafungsi ALTCLKCTRL ke desain Anda dan menghubungkannya inclkport ke rx_outclock Atau tx_coreclock port keluaran. Hubungkan port outclk dari megafungsi ALTCLKCTRL ke kipas inti. Register yang dihasilkan otomatis ALTLVDS masih akan menggunakan jaringan clock regional per seleksi dalam megafungsi ALTLVDS sementara logika yang tersisa akan menggunakan sumber daya global yang Anda pilih dalam megafungsi ALTCLKCTRL.
Jika Anda menggunakan ALTLVDS dengan opsi mode PLL eksternal, Anda harus menambahkan dua megafungsi ALTCLKCTRL ke desain. Seseorang harus diatur sebagai clock regional yang digunakan untuk register yang didorong oleh ALTLVDS_RX rx_out port, atau register yang mengendarai ALTLVDS_TX tx_in Port. Megafungsi ALTCLKCTRL lainnya harus diatur sebagai clock global yang mendorong sisa logika menggunakan rx_outclock Atau tx_coreclock.
Anda dapat memverifikasi desain Anda menggunakan kedua jenis jaringan clock untuk rx_outclockDan tx_coreclock dengan melihat Sinyal Cepat Global & Lainnya di Laporan Kompilasi.