Karena batasan perangkat lunak Quartus® II versi 13.1, Tidak mungkin untuk mengubah clock pengguna YANG ke FPGA HPS atau clock HPS lainnya di Qsys.
Saat Anda mengaktifkan clock 0/pengguna 1/pengguna 2 pengguna ke HPS-ke-FPGA di Qsys dan mengatur frekuensi clock-nya ke nilai kustom, preloader akan memiliki nilai clock yang berbeda pada file pll_config.h.
Untuk mengatasi batasan ini dalam perangkat lunak Quartus II versi 13.1 dan sebelumnya ikuti langkah-langkah di bawah ini:
Jika Anda perlu mengubah parameter clocking selain parameter clocking SDRAM, file pll_config,h yang dihasilkan oleh Generator pre-loader (bsp-editor) harus diedit secara manual.
berkas pll_config.h tersedia di direktori target BSP: nama perangkat lunak\spl_\generated\ pll_config.h
Konfigurasi contoh: HPS-to-FPGA user clock 0 (h2f_user0_clock) = 40 MHz dengan EOSC1 = 25 MHz
Parameter pembagi C5 harus diubah sebagai berikut dalam pll_config.h
- CONFIG_HPS_CLK_OSC1_Hz = 250000000 (untuk EOSC1 = 25 MHz)
- CONFIG_HPS_MAINPLLGRP_VCO_DENOM = 0 (untuk denominator PLL = 1)
- CONFIG_HPS_MAINPLLGRP_VCO_NUMER = 63 (untuk numerator PLL = 64)
- CONFIG_HPS_MAINPLLGRP_CFGS2FUSER0CLK_CNT = 39 (untuk pembagi C5 = 40)
Hitung kembali pengaturan nilai clock 0 dari HPS ke FPGA pengguna untuk yang di atas:
h2f_user0_clock = ESOC1 clock x ( PLL Numerator/PLL Denominator) / Pembagi C5 = 25 MHz x (64/1) / 40 = 40 MHz
Untuk informasi lebih lanjut, lihat Kustomisasi Clocking Preloader - v13.1 pada www.Rocketboards.org yang berisi kalkulator clocking
http://www.rocketboards.org/foswiki/Documentation/PreloaderClockingCustomization131
HPS Megawizard telah disempurnakan untuk perangkat lunak Quartus II versi 14.0 dan yang lebih baru, dan memungkinkan clock untuk diatur di Qsys.