ID Artikel: 000075915 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 11/09/2012

Galat (10119): Galat Pernyataan Verilog HDL Loop di <location>: loop dengan kondisi loop non-konstan harus berakhir di dalam <number> Iterasi</number></location>

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Galat ini mungkin muncul di perangkat lunak Quartus® II ketika sintesis iterates melalui loop dalam HDL Verilog untuk lebih dari batas loop sintesis. Batas ini mencegah sintesis berpotensi berjalan menjadi loop tak terbatas. Secara bawaan, batas loop ini diatur ke 250 iterasi.

Resolusi

Untuk mengatasi galat ini, batas loop dapat diatur menggunakan VERILOG_NON_CONSTANT_LOOP_LIMIT opsi pada File Pengaturan Quartus II (.qsf). Misalnya:

set_global_assignment -name VERILOG_NON_CONSTANT_LOOP_LIMIT 300

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.