Galat ini mungkin terlihat selama sintesis sistem Qsys yang dihasilkan VHDL karena masalah pada perangkat lunak Quartus® II versi 13.0. Jenis data "positif" yang salah dipropagasi oleh penulis HDL yang menyebabkan deklarasi komponen VHDL tidak kompatibel.
Untuk mengatasi masalah ini di perangkat lunak Quartus II versi 13.0:
- Pilih Verilog untuk Sintesis di Qsys GUI
Atau
- Edit nama _hw.tcl untuk IP yang terpengaruh di editor teks, dan ubah jenis parameter dari "positif" menjadi integer"
Masalah ini saat ini dijadwalkan untuk diperbaiki untuk versi Perangkat Lunak Quartus II di masa mendatang.