ID Artikel: 000075987 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/11/2014

Berkas SDC SerialLite II yang Salah Dihasilkan untuk Perangkat Altera 28-nm

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Ketika inti IP SerialLite II menghasilkan berkas SDC, Anda harus mengedit berkas untuk menyertakan informasi clockout transceiver sesuai dengan desain Anda. Inti IP SerialLite II menghasilkan file SDC secara independen.

    Nama clock transiver untuk tx_clkout dan rx_clkout core IP Custom PHY digunakan dalam batasan grup clock asynchronous dalam berkas SDC untuk mengintegrasikan desain Anda antara inti IP SerialLite II dan Inti IP PHY kustom.

    Nama clock transiver untuk tx_clkout dan rx_clkout core IP Custom PHY juga diatur secara asynchronously ke clock inti (clock rdp/hdp) masuk file SDC sebelum Anda mengkompilasi dan menjalankan penganalisis waktu.

    Masalah ini memengaruhi semua desain SerialLite II menggunakan Arria V, perangkat Cyclone V, atau Stratix V.

    Masalah ini tidak akan diperbaiki.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Perangkat yang Dapat Diprogram Intel®

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.