ID Artikel: 000076022 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 24/11/2013

VCS menghasilkan peringatan ini ketika melakukan simulasi fungsional IP DDR, DDR2, dan DDR3 SDRAM High Performance Controller II. Peringatan ini muncul karena kode menghubungkan LSB 1-bit bus 4 bit ke input 2-bit

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

VCS menghasilkan peringatan ini ketika melakukan simulasi fungsional IP DDR, DDR2, dan DDR3 SDRAM High Performance Controller II.

 

Peringatan ini muncul karena kode menghubungkan LSB 1-bit bus 4 bit ke input 2 bit, jadi bit 2 dari input clk_reset scan_din adalah undriven.  Pengurut yang diratakan tidak menggunakan rantai pemindaian pada mem_clks dan ini tidak penting untuk desain non-levelled (misalnya, DDR2) karena tidak menggunakan rantai pemindaian juga. Oleh karena itu pesan ini dapat diabaikan dengan aman.

 

Peringatan-[PCWM-W] Lebar koneksi port mismatch &ltpath_name>/SdramController_PLL_Master_phy_alt_mem_phy.v, 1395"clk". Ekspresi 1-bit berikut terhubung ke port 2-bit "scan_din" modul "SdramController_PLL_Master_phy_alt_mem_phy_clk_reset", misalnya "clk" Expression: scan_din[0] gunakan lint=PCWM untuk detail lebih lanjut

Produk Terkait

Artikel ini berlaku untuk 3 produk

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.